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公开(公告)号：CN111554331B
公开(公告)日：2025-02-07
申请号：CN202010082594.0
申请日：2020-02-07
Applicant: 三星电子株式会社
IPC: G11C7/10
Abstract: 一种非易失性存储器器件包括第一存储器单元阵列、第一双向复用器、第一寄存器、第二寄存器、第一I/O焊盘和第二个I/O焊盘。第一存储器单元阵列存储第一数据。第一双向复用器接收第一数据并将第一数据分发为第一子数据和第二子数据。第一寄存器存储来自第一双向复用器的第一子数据。第二寄存器存储来自第二双向复用器的第二子数据。第一I/O焊盘将来自第一寄存器的第一子数据输出到外部。第二I/O焊盘将来自第二寄存器的第二子数据输出到外部。
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公开(公告)号：CN109754838B
公开(公告)日：2023-10-13
申请号：CN201811212371.0
申请日：2018-10-10
Applicant: 三星电子株式会社
Abstract: 非易失性存储器设备包括输出数据信号的输出驱动器。输出驱动器包括上拉驱动器和下拉驱动器。上拉驱动器包括具有多个P型晶体管的第一上拉驱动器和具有多个N型晶体管的第二上拉驱动器。下拉驱动器包括多个N型晶体管。具有不同电压电平的一个或多个电源电压被选择性地施加到上拉驱动器。第一电源电压被施加到第一上拉驱动器，并且第二电源电压被施加到第二上拉驱动器。
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公开(公告)号：CN116230040A
公开(公告)日：2023-06-06
申请号：CN202211546157.5
申请日：2022-12-02
Applicant: 三星电子株式会社
IPC: G11C7/22
Abstract: 一种存储器封装包括多个存储器芯片以及对控制器和多个存储器芯片之间的通信进行中继并从多个存储器芯片接收多个信号的接口芯片。接口芯片包括基于多个信号输出数据信号和原始时钟信号的接收器、通过将与数据信号的一个单位间隔的1/2相对应的偏移延迟以及附加延迟施加到原始时钟信号来输出延迟时钟信号的延迟电路、以及与时钟信号同步地对数据信号进行采样的采样器。当延迟时钟信号与数据信号具有与数据信号的一个单位间隔相对应的相位差时，延迟电路输出通过从延迟时钟信号中去除偏移延迟而生成的时钟信号。
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公开(公告)号：CN115798531A
公开(公告)日：2023-03-14
申请号：CN202211407966.8
申请日：2018-05-16
Applicant: 三星电子株式会社
IPC: G11C7/10
Abstract: 非易失性存储器(NVM)器件包括数据引脚、控制引脚、片内终结(ODT)引脚以及共同连接到所述数据引脚和所述控制引脚的多个NVM存储器芯片。所述NVM芯片中的第一NVM芯片包括ODT电路。所述第一NVM芯片基于通过所述控制引脚接收的控制信号和通过所述ODT引脚接收的ODT信号来确定ODT写入模式和ODT读取模式中的一个，在所述ODT写入模式期间使用ODT电路在数据引脚上执行ODT，并在所述ODT读取模式期间使用ODT电路在控制引脚上执行ODT。
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公开(公告)号：CN108877853B
公开(公告)日：2022-11-22
申请号：CN201810466576.5
申请日：2018-05-16
Applicant: 三星电子株式会社
IPC: G11C7/10
Abstract: 非易失性存储器(NVM)器件包括数据引脚、控制引脚、片内终结(ODT)引脚以及共同连接到所述数据引脚和所述控制引脚的多个NVM存储器芯片。所述NVM芯片中的第一NVM芯片包括ODT电路。所述第一NVM芯片基于通过所述控制引脚接收的控制信号和通过所述ODT引脚接收的ODT信号来确定ODT写入模式和ODT读取模式中的一个，在所述ODT写入模式期间使用ODT电路在数据引脚上执行ODT，并在所述ODT读取模式期间使用ODT电路在控制引脚上执行ODT。
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Patent Agency Ranking
公开(公告)号：CN114333947A
公开(公告)日：2022-04-12
申请号：CN202111131461.9
申请日：2021-09-26
Applicant: 三星电子株式会社
Abstract: 提供了存储芯片、存储控制器以及存储芯片的操作方法。所述存储芯片包括：多个引脚；以及接口电路，所述接口电路被配置为通过所述多个引脚从存储控制器接收交换命令集，从所述交换命令集获得交换命令和交换地址，基于所述交换命令和所述交换地址生成交换使能信号，以及根据所述交换使能信号来交换并输出数据信号。
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公开(公告)号：CN114333946A
公开(公告)日：2022-04-12
申请号：CN202111107361.2
申请日：2021-09-22
Applicant: 三星电子株式会社
Abstract: 一种存储器件包括存储单元阵列、页面缓冲器、控制逻辑电路、多个输入/输出引脚、数据总线反转(DBI)引脚和接口电路。所述页面缓冲器连接到所述存储单元阵列。所述控制逻辑电路被配置为控制所述存储单元阵列的操作。所述多个输入/输出引脚从所述控制器接收多个数据信号。所述DBI引脚从所述控制器接收DBI信号。所述接口电路对来自所述数据信号和DBI信号的具有逻辑值1的位的第一数量和具有逻辑值0的位的第二数量进行计数，并且基于所述第一数量和所述第二数量向所述页面缓冲器或所述控制逻辑电路提供所述数据信号。
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公开(公告)号：CN112491398A
公开(公告)日：2021-03-12
申请号：CN202010699788.5
申请日：2020-07-20
Applicant: 三星电子株式会社
IPC: H03K3/017
Abstract: 提供了一种参数监测电路、占空比校正电路和阻抗校准电路。所述参数监测电路包括：代码生成电路，被配置为生成被施加了第一偏移的第一代码以及被施加了第二偏移的第二代码；参数调整电路，被配置为通过分别将所述第一代码和所述第二代码应用于当前参数来生成第一参数和第二参数；比较器电路，被配置为生成第一比较结果和第二比较结果，所述第一比较结果指示所述第一参数与参考参数值之间的比较结果，并且所述第二比较结果指示所述第二参数与所述参考参数值之间的比较结果；以及参数误差检测电路，被配置为基于所述第一比较结果和所述第二比较结果来检测所述当前参数的误差。
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公开(公告)号：CN107274921A
公开(公告)日：2017-10-20
申请号：CN201710211305.0
申请日：2017-03-31
Applicant: 三星电子株式会社
IPC: G11C5/14
CPC classification number: G11C7/14 , G11C7/1057 , G11C7/1084 , G11C29/021 , G11C29/028 , G11C29/4401 , G11C5/147
Abstract: 本发明公开了一种半导体装置、一种存储器系统和一种半导体装置的基准电压自训练方法。所述半导体装置至少包括第一存储器芯片，所述第一存储器芯片至少包括：连接为接收输入信号和基准电压的第一缓冲器；第一基准电压发生器，其构造为基于第一控制代码输出基准电压；以及第一自训练电路，用于确定在半导体装置的正常操作模式期间使用的工作基准电压。来自第一缓冲器的输出被输入至第一自训练电路，将第一控制代码从第一自训练电路输出到第一基准电压发生器中，并且第一缓冲器、第一自训练电路和第一基准电压发生器形成回路。
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公开(公告)号：CN117971738A
公开(公告)日：2024-05-03
申请号：CN202410076684.7
申请日：2018-08-16
Applicant: 三星电子株式会社
Abstract: 一种存储器器件包括：第一存储器芯片，其包括第一裸芯上终止电路ODT，该第一裸芯上终止电路包括第一ODT电阻器；第二存储器芯片，其包括第二裸芯上终止电路ODT，该第二裸芯上终止电路包括第二ODT电阻器；至少一个接收至少一个芯片使能信号的芯片使能信号引脚，其中该至少一个芯片使能信号选择性地使能第一存储器芯片和第二存储器芯片中的至少一个；以及被共同连接到第一存储器芯片和第二存储器芯片的ODT引脚，其接收ODT信号，其中该ODT信号定义了针对第一ODT电路和第二ODT电路中的至少一个的使能时段，并且响应于该ODT信号和该至少一个芯使能信号，使能第一ODT电阻器和第二ODT电阻器中的一个以终止由第一存储器芯片和第二存储器芯片中的至少一个接收的信号。
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