公开(公告)号：CN116261328A

公开(公告)日：2023-06-13

申请号：CN202211493126.8

申请日：2022-11-25

Applicant: 三星电子株式会社

Inventor： 朴建熹 ,  申树浩 ,  张贤禹 ,  朴桐湜 ,  李佳垠

IPC: H10B12/00

Abstract: 一种半导体存储器件，包括：定位焊盘，位于衬底上；下电极，位于所述定位焊盘上并连接到所述定位焊盘；电介质层，位于所述下电极上并沿着所述下电极的轮廓延伸；上电极，位于所述电介质层上；以及上板电极，位于所述上电极上，所述上板电极包括掺杂有硼的第一子板电极和第二子板电极，所述第一子板电极中的所述硼的第一浓度大于所述第二子板电极中的所述硼的第二浓度。

公开(公告)号：CN116096076A

公开(公告)日：2023-05-09

申请号：CN202211232922.6

申请日：2022-10-10

Applicant: 三星电子株式会社

Inventor： 张贤禹 ,  金东完 ,  朴建熹 ,  朴桐湜 ,  申树浩 ,  张志熏

IPC: H10B12/00 ,  H10N97/00

Abstract: 公开了半导体存储器装置及其制造方法。半导体存储器装置包括：半导体基底，包括单元阵列区域和外围区域；多个底部电极，在单元阵列区域上位于半导体基底上；介电层，共形地覆盖底部电极的侧壁和顶表面；以及顶部电极，位于介电层上并且位于底部电极之间。顶部电极包括顺序地堆叠的第一金属层、硅锗层、第二金属层和硅层。硅锗层中的硼的量大于硅层中的硼的量。

公开(公告)号：CN114627921A

公开(公告)日：2022-06-14

申请号：CN202111215342.1

申请日：2021-10-19

Applicant: 三星电子株式会社

Inventor： 张贤禹 ,  申树浩

IPC: G11C11/401 ,  G11C11/15

Abstract: 公开了一种半导体存储器装置。所述半导体存储器装置包括：基底，包括单元区域和限定在单元区域周围的外围区域，单元区域包括由元件分离膜限定的有源区；存储垫，连接到单元区域的有源区；外围栅极结构，设置在外围区域的基底上；外围接触插塞，设置在外围栅极结构的两侧上并且连接到基底；第一层间绝缘膜，设置在存储垫和外围接触插塞上，并且包括基于氮化物的绝缘材料；以及信息存储单元，连接到存储垫，其中，位于存储垫的上表面上的第一层间绝缘膜的厚度小于位于外围接触插塞的上表面上的第一层间绝缘膜的厚度。

公开(公告)号：CN112349658A

公开(公告)日：2021-02-09

申请号：CN202010315686.9

申请日：2020-04-21

Applicant: 三星电子株式会社

Inventor： 崔慜贞 ,  申树浩 ,  李瑌真 ,  韩正勋

IPC: H01L23/31 ,  H01L23/48 ,  H01L23/498 ,  H01L21/60

Abstract: 公开了一种半导体器件。所述半导体器件包括：层间绝缘层，设置在基底上；多个中部互连件，设置在层间绝缘层中；垫，设置在层间绝缘层上；上部互连件，设置在层间绝缘层上；保护绝缘层，覆盖垫的边缘、上部互连件以及垫与上部互连件之间的水平的间隙，保护绝缘层在垫上具有开口；以及凸块，设置在垫上，凸块在保护绝缘层上延伸并且从自顶向下的视图来看与上部互连件叠置。所述多个中部互连件中的在竖直方向上最靠近垫的中部互连件之中的至少一个中部互连件具有第一竖直厚度，垫具有为第一竖直厚度的两倍至100倍的第二竖直厚度，垫与上部互连件之间的所述间隙的长度为1μm或更大，并且保护绝缘层的上表面是平坦的。

公开(公告)号：CN107887364A

公开(公告)日：2018-04-06

申请号：CN201710858966.2

申请日：2017-09-21

Applicant: 三星电子株式会社

Inventor： 申树浩 ,  李周益 ,  李俊镐 ,  李基硕 ,  金光敏 ,  文一荣 ,  朴济民 ,  徐范锡 ,  尹灿植 ,  李昊仁

IPC: H01L23/544 ,  H01L21/768

CPC classification number: H01L23/544 ,  H01L27/10814 ,  H01L27/10823 ,  H01L27/10876 ,  H01L27/10885 ,  H01L27/10894 ,  H01L27/10897 ,  H01L2223/5442 ,  H01L2223/54426 ,  H01L2223/5446 ,  H01L21/76802

Abstract: 提供一种具有对准键的半导体装置及其制造方法。对准键在基底上，该对准键包括：第一子对准键图案，具有顺序地堆叠在基底上的第一导电图案、第二导电图案和覆盖介电图案；对准键沟槽，穿过第一子对准键图案的至少一部分；以及下导电图案，在对准键沟槽中。对准键沟槽包括：上沟槽，设置在覆盖介电图案中且具有第一宽度；以及下沟槽，从上沟槽向下延伸且具有比第一宽度小的第二宽度。下导电图案包括分别设置在下沟槽的相对侧壁上的侧壁导电图案。

公开(公告)号：CN1897255B

公开(公告)日：2010-05-12

申请号：CN200610105585.9

申请日：2006-07-17

Applicant: 三星电子株式会社

Inventor： 金龙成 ,  郑泰荣 ,  申树浩

IPC: H01L21/8238 ,  H01L27/088

CPC classification number: H01L21/28123 ,  H01L21/76224 ,  H01L27/088 ,  H01L27/0886 ,  H01L27/10826 ,  H01L27/10879 ,  H01L29/0649 ,  H01L29/0653 ,  H01L29/4238 ,  H01L29/66795 ,  H01L29/7802 ,  H01L29/7827 ,  H01L29/785 ,  H01L29/7851 ,  H01L29/7853

Abstract: 一种半导体器件的制造方法，可以防止由交叉有源区的主轴中的元件隔离层的栅电极引起的漏电流，还具有垂直沟道，以提供足够的重叠余量，以及使用上述方法制造的半导体器件。该器件包括在元件隔离层上形成的栅电极，元件隔离层布置在有源区之间，以及具有高于有源区顶表面的顶表面。由于栅电极形成在元件隔离层上，半导体衬底中的漏电流被防止。此外，使用条纹形状的掩模图形形成栅电极，由此与接触形状或条形图形相比获得足够的重叠余量。