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公开(公告)号：CN101000906A
公开(公告)日：2007-07-18
申请号：CN200710001640.4
申请日：2007-01-09
Applicant: 三星电子株式会社
IPC: H01L23/525 , H01L21/768
CPC classification number: H01L23/5258 , H01L2924/0002 , H01L2924/00
Abstract: 在一个实施例中，一种熔丝区，包括：绝缘层，设置在衬底上；熔丝，设置在绝缘层上，并且包括堆叠的熔丝阻挡图案和熔丝导电图案；以及支撑插头，设置在熔丝下面，并且穿透绝缘层和熔丝阻挡图案。
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公开(公告)号：CN116507116A
公开(公告)日：2023-07-28
申请号：CN202211308186.8
申请日：2022-10-25
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 提供了一种半导体存储器装置，所述半导体存储器装置包括：基底，包括存储器单元、外围区域和中间区域；器件隔离图案；分隔图案；位线，在第一方向上延伸到中间区域与外围区域之间的边界；存储节点接触件，在存储器单元区域上并且填充位线之间的空间的下部分；接合垫，在存储节点接触件上；虚设存储节点接触件，在中间区域上并且填充位线之间的空间的下部分；虚设接合垫，在虚设存储节点接触件上；以及坝结构，在中间区域上、在所述第一方向上延伸并且具有条形状，其中，虚设接合垫在第二方向上与坝结构的边缘间隔开，并且虚设存储节点接触件与分隔图案接触。
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公开(公告)号：CN116096081A
公开(公告)日：2023-05-09
申请号：CN202211339623.2
申请日：2022-10-28
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种半导体器件包括：衬底，其具有单元阵列区、外围电路区和连接区；器件分离区，其包括在单元阵列区上限定单元有源区的第一器件分离层、在外围电路区上限定外围有源区的第二器件分离层、以及在连接区上限定有源坝的第三器件分离层；栅极结构，其包括栅电极，栅电极在单元阵列区上与单元有源区交叉、延伸至连接区上的第三器件分离层中、并且在第三器件分离层中具有端表面；以及栅极接触插塞，其在连接区上电连接至栅电极，其中，第三器件分离层包括第一绝缘衬垫、第一绝缘衬垫上的第二绝缘衬垫、以及嵌入绝缘层。
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公开(公告)号：CN114975357A
公开(公告)日：2022-08-30
申请号：CN202111563387.8
申请日：2021-12-20
Applicant: 三星电子株式会社
IPC: H01L23/538 , H01L29/423 , H01L27/108
Abstract: 一种半导体器件包括栅极结构和接触插塞。所述栅极结构沿与衬底平行的第一方向延伸，并且包括顺序地堆叠的第一导电图案、第二导电图案和栅极掩模。所述接触插塞接触所述栅极结构在所述第一方向上的端部，并且包括沿垂直方向延伸并接触所述栅极掩模的侧壁和所述第二导电图案的侧壁的第一延伸部、在所述第一延伸部下方并接触所述第一延伸部和所述第一导电图案的侧壁的第二延伸部、以及在所述第二延伸部下方并接触所述第二延伸部的突起部。所述突起部的底部不接触所述第一导电图案。所述第一延伸部的侧壁的第一斜率大于所述第二延伸部的侧壁的第二斜率。
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公开(公告)号：CN108206185B
公开(公告)日：2020-08-28
申请号：CN201711337489.1
申请日：2017-12-14
Applicant: 三星电子株式会社
IPC: H01L27/108 , H01L23/64
Abstract: 一种半导体器件及其制造方法，该半导体器件包括：衬底；多个下电极，其被设置在衬底上并且在第一方向和交叉第一方向的第二方向上重复地布置；以及第一电极支撑件，其接触下电极中的至少一个的侧壁。第一电极支撑件包括：第一支撑区域，其包括第一开口；以及第二支撑区域，其被设置在第一支撑区域的边界处。第一电极支撑件的外侧壁包括在第一方向上延伸的第一侧壁、在第二方向上延伸的第二侧壁以及连接第一侧壁和第二侧壁的连接侧壁。第二支撑区域包括连接侧壁。在第二支撑区域的第一部分中，第二支撑区域的第一部分的宽度在远离第一支撑区域的方向上减小。
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Patent Agency Ranking
公开(公告)号：CN108172576A
公开(公告)日：2018-06-15
申请号：CN201711144300.7
申请日：2017-11-17
Applicant: 三星电子株式会社
IPC: H01L27/108 , H01L23/64
Abstract: 本发明提供了一种半导体器件和包括该半导体器件的半导体封装，该半导体器件包括能够保证容量并表现出改善的可靠性的电容器。该半导体器件包括：基板，具有单元块；多个电容器，在基板的单元块中并具有第一电极；以及支撑图案，接触该多个电容器的第一电极的侧壁并支撑该多个电容器，其中支撑图案包括上支撑图案，该上支撑图案包括：第一上图案，具有在单元块中连接为整体的板状结构；和第二上图案，接触第一上图案的底表面并具有比第一上图案的底表面小的面积的顶表面，上支撑图案接触第一电极的上端的侧壁。
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公开(公告)号：CN103367317A
公开(公告)日：2013-10-23
申请号：CN201310110155.6
申请日：2013-03-29
Applicant: 三星电子株式会社
IPC: H01L23/528 , H01L21/768 , H01L27/04
CPC classification number: H01L27/04 , H01L27/0207 , H01L27/10882 , H01L27/10885 , H01L27/10891
Abstract: 本发明提供一种半导体器件、制造该半导体器件的方法以及包括半导体器件的系统。该半导体器件可以包括：包括第一结区和第二结区的基板；被埋在基板中的字线；设置在字线上方以交叉字线的位线；第一接触，设置在基板和位线之间并且电连接到第一结区；以及第二接触，设置在位线之间并且电连接到第二结区。第二接触的下部分与第二结区的重叠区域可以大于第二接触的上部分与第二结区的重叠区域。
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公开(公告)号：CN101000906B
公开(公告)日：2010-05-19
申请号：CN200710001640.4
申请日：2007-01-09
Applicant: 三星电子株式会社
IPC: H01L23/525 , H01L21/768
CPC classification number: H01L23/5258 , H01L2924/0002 , H01L2924/00
Abstract: 在一个实施例中，一种熔丝区，包括：绝缘层，设置在衬底上；熔丝，设置在绝缘层上，并且包括堆叠的熔丝阻挡图案和熔丝导电图案；以及支撑插头，设置在熔丝下面，并且穿透绝缘层和熔丝阻挡图案。
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公开(公告)号：CN118475113A
公开(公告)日：2024-08-09
申请号：CN202311426428.8
申请日：2023-10-30
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 提供了形成图案的方法和制造半导体存储器装置的方法，所述方法包括以下步骤：在包括第一区域和第二区域的基底上方形成蚀刻目标层；在蚀刻目标层上方形成硬掩模结构；形成包括第一光致抗蚀剂图案和第二光致抗蚀剂图案的光致抗蚀剂图案，第一光致抗蚀剂图案包括位于第一区域中的雕刻图案，第二光致抗蚀剂图案包括位于第二区域中的压花图案；形成包括多个开口的上硬掩模图案；形成填充第一区域中的所述多个开口的可逆硬掩模图案；以及形成包括位于第一区域中的第一图案和位于第二区域中的第二图案的特征图案，其中，第一图案包括多个岛状图案和平面地围绕所述多个岛状图案的坝结构。
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