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公开(公告)号：CN119584547A
公开(公告)日：2025-03-07
申请号：CN202411164885.9
申请日：2024-08-23
Applicant: 三星电子株式会社
Abstract: 一种半导体器件包括：基板，具有彼此相反的顶表面和底表面；栅极结构，在基板的顶表面上；多个源极/漏极图案，在基板的顶表面上并且在栅极结构的相反两侧；后侧导电线，在基板的底表面上并电连接到栅极结构和所述多个源极/漏极图案中的第一源极/漏极图案中的至少一个；以及磁隧道结图案，电连接到所述多个源极/漏极图案中的第二源极/漏极图案。
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公开(公告)号：CN116390496A
公开(公告)日：2023-07-04
申请号：CN202211693867.0
申请日：2022-12-28
Applicant: 三星电子株式会社
Abstract: 一种制造存储器件的方法包括：在彼此之上顺序形成第一磁化层、隧道势垒层和第二磁化层；通过图案化第一磁化层、隧道势垒层和第二磁化层来形成磁隧道结结构；通过蚀刻覆盖磁隧道结结构的侧壁的再沉积金属的一部分来形成侧壁金属层；执行氧化操作，该氧化操作包括氧化侧壁金属层的暴露表面以提供氧化的侧壁金属层；以及执行照射操作，该照射操作包括朝向氧化的侧壁金属层照射离子束。通过交替地执行氧化操作和照射操作两次或更多次来形成覆盖磁隧道结结构的侧壁的侧壁绝缘层。
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公开(公告)号：CN112825343A
公开(公告)日：2021-05-21
申请号：CN202011061324.8
申请日：2020-09-30
Applicant: 三星电子株式会社
Abstract: 提供了一种磁阻随机存取存储器件和一种嵌入式装置。所述磁阻随机存取存储器件包括：第一绝缘中间层，位于衬底上；下电极接触，穿过所述第一绝缘中间层；第一结构，分别位于所述下电极接触上，每个所述第一结构包括堆叠的下电极、磁隧道结(MTJ)结构和上电极；第二绝缘中间层，位于所述第一结构和所述第一绝缘中间层上，所述第二绝缘中间层填充所述第一结构之间的空间；第三绝缘中间层，直接接触所述第二绝缘中间层，所述第三绝缘中间层的介电常数低于所述第二绝缘中间层的介电常数；和位线，穿过所述第三绝缘中间层和所述第二绝缘中间层，所述位线接触所述第一结构中的一个第一结构的所述上电极。
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公开(公告)号：CN111211220A
公开(公告)日：2020-05-29
申请号：CN201910863772.0
申请日：2019-09-12
Applicant: 三星电子株式会社
Abstract: 提供了磁随机存取存储器(MRAM)装置。MRAM装置可包括：磁隧道结(MTJ)，其包括在竖直方向上按次序堆叠的自由层和钉扎层；以及导电层，其邻近于MTJ的自由层。导电层可包括水平部分以及远离水平部分突出并且在垂直于竖直方向的水平方向上彼此间隔开的第一突出部分和第二突出部分。自由层的一侧和水平部分的一侧可形成笔直的一侧。
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公开(公告)号：CN109524541A
公开(公告)日：2019-03-26
申请号：CN201811087711.1
申请日：2018-09-18
Applicant: 三星电子株式会社
Abstract: 公开了数据存储器件及其制造方法。该方法可以包括：提供包括单元区域和外围电路区域的基板；在基板的单元区域和外围电路区域上形成数据存储层；在数据存储层的形成在外围电路区域上的部分上选择性地形成掩模层；在数据存储层和掩模层上形成顶电极层；图案化顶电极层以在单元区域上形成多个顶电极；以及使用所述多个顶电极作为蚀刻掩模图案化数据存储层，以在单元区域上形成多个数据存储部分。当图案化顶电极层时，外围电路区域上的掩模层可以用作蚀刻停止层。
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Patent Agency Ranking
公开(公告)号：CN119173044A
公开(公告)日：2024-12-20
申请号：CN202410165213.3
申请日：2024-02-05
Applicant: 三星电子株式会社
Abstract: 一种半导体器件可以包括：下电介质层，其位于衬底上；数据存储图案，其位于所述下电介质层上并在第一方向和第二方向上彼此间隔开；单元电介质层，其位于所述下电介质层上并且位于所述数据存储图案上；空隙，其位于所述单元电介质层中并且位于所述数据存储图案中的数据存储图案之间；上导电接触，其分别位于所述数据存储图案上并在所述第一方向和所述第二方向上彼此间隔开；以及上导电线，其位于所述上导电接触上并且在所述第二方向上彼此间隔开并在所述第一方向上延伸。所述上导电线中的每一条上导电线可以电连接到所述上导电接触中的相应上导电接触。所述上导电接触中的相应上导电接触可以在所述第一方向上彼此间隔开。
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公开(公告)号：CN119012709A
公开(公告)日：2024-11-22
申请号：CN202311785022.9
申请日：2023-12-22
Applicant: 三星电子株式会社
Inventor： 李吉镐
IPC: H10B61/00
Abstract: 一种半导体器件，包括：衬底，包括单元区域和外围区域；布线结构，在单元区域和外围区域上；下绝缘层，在单元区域和外围区域上的布线结构上；数据存储图案，在单元区域上的下绝缘层上；单元绝缘层，在单元区域上的下绝缘层上，并且覆盖数据存储图案，单元绝缘层包括单元延伸部，单元延伸部沿第一方向在外围区域上的下绝缘层上方延伸，单元延伸部沿第二方向彼此间隔开；以及外围绝缘层，在外围区域上的下绝缘层上，并且包括与单元绝缘层的材料不同的材料。外围绝缘层在单元延伸部之间延伸，并且与单元绝缘层的侧表面接触。
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公开(公告)号：CN109087930B
公开(公告)日：2023-11-14
申请号：CN201810600478.6
申请日：2018-06-12
Applicant: 三星电子株式会社
Abstract: 本发明提供一种半导体器件。半导体器件包括第一存储器区段以及第二存储器区段。第一存储器区段设置在衬底上。第二存储器区段垂直堆叠在第一存储器区段上。第一存储器区段设置在衬底与第二存储器区段之间。第一存储器区段包括闪存单元结构，且第二存储器区段包括可变电阻存储单元结构。闪存单元结构包括：至少一个单元串，包括串联连接到彼此的多个第一存储单元；以及位线，位于衬底上且连接到至少一个单元串。位线在垂直方向上夹置在至少一个单元串与第二存储器区段之间且连接到第二存储器区段。
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公开(公告)号：CN109524541B
公开(公告)日：2023-10-10
申请号：CN201811087711.1
申请日：2018-09-18
Applicant: 三星电子株式会社
Abstract: 公开了数据存储器件及其制造方法。该方法可以包括：提供包括单元区域和外围电路区域的基板；在基板的单元区域和外围电路区域上形成数据存储层；在数据存储层的形成在外围电路区域上的部分上选择性地形成掩模层；在数据存储层和掩模层上形成顶电极层；图案化顶电极层以在单元区域上形成多个顶电极；以及使用所述多个顶电极作为蚀刻掩模图案化数据存储层，以在单元区域上形成多个数据存储部分。当图案化顶电极层时，外围电路区域上的掩模层可以用作蚀刻停止层。
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公开(公告)号：CN109037433B
公开(公告)日：2023-06-16
申请号：CN201810586433.8
申请日：2018-06-08
Applicant: 三星电子株式会社
Abstract: 公开了一种磁存储器件及其制造方法。该磁存储器件包括：底电极，在衬底上；磁隧道结图案，包括顺序地堆叠在底电极上的第一磁性图案、隧道势垒图案和第二磁性图案；以及顶电极，在磁隧道结图案上。底电极包括第一底电极和在第一底电极上的第二底电极。第一底电极和第二底电极中的每个包括金属氮化物。第一底电极具有比第二底电极的结晶度高的结晶度。
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