公开(公告)号：CN116264086A

公开(公告)日：2023-06-16

申请号：CN202211557245.5

申请日：2022-12-06

Applicant: 三星电子株式会社

Inventor： 白济赫 ,  权旲炫 ,  权慧贞 ,  安东建 ,  李大雄

IPC: G11C7/10 ,  G11C7/08

Abstract: 公开了校准电路和包括校准电路的半导体装置。所述校准电路包括均连接到第一电源节点的第一上拉单元、第二上拉单元和第三上拉单元以及均连接到第二电源节点的第一下拉单元和第二下拉单元。第一码生成器被配置为：通过将垫的电压与参考电压进行比较来生成第一码，第一上拉单元在所述垫处连接到外部电阻器；并且第二码生成器被配置为：通过将第一中间节点的电压与参考电压进行比较来生成第二码，并将第二码输出到第一下拉单元和第二下拉单元。第三码生成器被配置为：通过将第二下拉单元与第三上拉单元之间的第二中间节点的电压与参考电压进行比较来生成第三码。

公开(公告)号：CN111161764A

公开(公告)日：2020-05-15

申请号：CN201911009858.3

申请日：2019-10-23

Applicant: 三星电子株式会社

Inventor： 徐宁焄 ,  李东一 ,  权慧贞

IPC: G11C7/06 ,  G11C7/08 ,  G11C11/4091

Abstract: 提供一种感测放大器。感测放大器被配置为：将存储在存储器单元中的单元电压感测为2位数据的最高有效位(MSB)和最低有效位(LSB)。感测放大器在单元位线与感测放大器的保持位线电断开的状态下感测2位数据的MSB，并且在单元位线电连接到保持位线的状态下感测2位数据的LSB。感测放大器被配置为在感测2位数据的MSB和LSB之前均衡感测放大器的位线对。感测放大器被配置为将与感测的2位数据的MSB和LSB对应的单元电压恢复到存储器单元。

公开(公告)号：CN109256172A

公开(公告)日：2019-01-22

申请号：CN201810763620.9

申请日：2018-07-12

Applicant: 三星电子株式会社

Inventor： 金用勋 ,  杜粹然 ,  姜东锡 ,  权慧贞 ,  金荣柱

IPC: G11C29/12 ,  G11C29/00

Abstract: 存储器设备包括输出引脚、模式寄存器、信号生成器，被配置为响应于来自模式寄存器的第一和第二控制信号生成包括随机数据样式和保持数据样式中的一个的检测时钟输出信号，并通过输出引脚输出检测时钟输出信号。随机数据样式包括由存储器设备生成的伪随机数据。保持数据样式是预先存储在存储器设备中的固定样式。检测时钟输出信号被用于时钟和数据恢复操作。

公开(公告)号：CN109801652B

公开(公告)日：2023-09-26

申请号：CN201811367575.1

申请日：2018-11-16

Applicant: 三星电子株式会社

Inventor： 权慧贞 ,  裴升浚 ,  李龙宰 ,  金荣植 ,  金荣柱 ,  杜粹然 ,  严允柱

IPC: G11C7/10

Abstract: 一种存储设备包括：存储单元阵列，包括存储数据的多个存储单元；第一发送器，通过第一数据线将数据发送到外部设备；以及ZQ控制器，执行ZQ校准操作以产生第一ZQ码，用于第一数据线的阻抗匹配。第一发送器基于第一时钟对第一ZQ码和第一数据进行编码，并基于第二时钟，根据编码结果来驱动第一数据线。

公开(公告)号：CN109256172B

公开(公告)日：2023-09-19

申请号：CN201810763620.9

申请日：2018-07-12

Applicant: 三星电子株式会社

Inventor： 金用勋 ,  杜粹然 ,  姜东锡 ,  权慧贞 ,  金荣柱

IPC: G11C29/12 ,  G11C29/00

Abstract: 存储器设备包括输出引脚、模式寄存器、信号生成器，被配置为响应于来自模式寄存器的第一和第二控制信号生成包括随机数据样式和保持数据样式中的一个的检测时钟输出信号，并通过输出引脚输出检测时钟输出信号。随机数据样式包括由存储器设备生成的伪随机数据。保持数据样式是预先存储在存储器设备中的固定样式。检测时钟输出信号被用于时钟和数据恢复操作。

公开(公告)号：CN115148251A

公开(公告)日：2022-10-04

申请号：CN202210095098.8

申请日：2022-01-26

Applicant: 三星电子株式会社

Inventor： 权旲炫 ,  权慧贞 ,  金惠兰 ,  吴致成

IPC: G11C11/4093

Abstract: 提供了一种经由信号线连接到外部装置的设备和电子设备。所述设备经由信号线连接到外部装置，并包括：片内终结(ODT)电路，被设置在第一ODT状态下；多个信号引脚，所述多个信号引脚中的每个信号引脚连接到信号线；和ODT控制电路，被配置为：识别外部装置的第二ODT状态是否与第一ODT状态对应，并且基于所述设备是第一ODT状态和第二ODT状态不同的非对称ODT，向外部装置提供非对称ODT参数码，并在信号未通过信号线被传输时禁用ODT电路。

公开(公告)号：CN109901665A

公开(公告)日：2019-06-18

申请号：CN201811388365.0

申请日：2018-11-21

Applicant: 三星电子株式会社

Inventor： 金荣柱 ,  姜东锡 ,  权慧贞 ,  金炳喆 ,  裴升浚

IPC: G06F1/08

Abstract: 一种用于调整时钟频率的存储系统，该存储系统包括逻辑电路和锁相环(PLL)电路。逻辑电路使用第一信号确定第一时钟的第一频率并且生成用于调整第一时钟的第一频率的第二信号。锁相环电路接收第二时钟并且使用第二时钟和第二信号生成具有由逻辑电路确定的第一频率的第一时钟。当第二时钟的第二频率变化时，逻辑电路确定第一时钟的第一频率，使得由锁相环电路生成的第一时钟的第一频率基本不变化，并且基于具有由第二信号调整的第一频率的第一时钟运行。

公开(公告)号：CN109087681A

公开(公告)日：2018-12-25

申请号：CN201810599590.2

申请日：2018-06-12

Applicant: 三星电子株式会社

Inventor： 权慧贞 ,  朴光一 ,  裴升浚 ,  徐恩圣

IPC: G11C29/02

Abstract: 提供了存储器设备及其操作方法。存储器设备包括：至少一个内部电路，该内部电路包括存储单元阵列和被配置为驱动存储单元阵列的外围电路；监控逻辑，被配置为监控流入至少一个内部电路的电流并且输出监控结果；检测逻辑，被配置为基于监控结果来检测漏电流是否在至少一个内部电路中流动，并且输出检测的关于漏电流的信息；以及诊断逻辑，被配置为基于检测的信息来诊断至少一个内部电路中的错误。