公开(公告)号：CN109801652B

公开(公告)日：2023-09-26

申请号：CN201811367575.1

申请日：2018-11-16

Applicant: 三星电子株式会社

Inventor： 权慧贞 ,  裴升浚 ,  李龙宰 ,  金荣植 ,  金荣柱 ,  杜粹然 ,  严允柱

IPC: G11C7/10

Abstract: 一种存储设备包括：存储单元阵列，包括存储数据的多个存储单元；第一发送器，通过第一数据线将数据发送到外部设备；以及ZQ控制器，执行ZQ校准操作以产生第一ZQ码，用于第一数据线的阻抗匹配。第一发送器基于第一时钟对第一ZQ码和第一数据进行编码，并基于第二时钟，根据编码结果来驱动第一数据线。

公开(公告)号：CN109841239A

公开(公告)日：2019-06-04

申请号：CN201811302348.0

申请日：2018-11-02

Applicant: 三星电子株式会社

Inventor： 严允柱 ,  裴升浚 ,  权慧贞 ,  金荣柱

IPC: G11C7/06 ,  G11C7/10 ,  G11C11/4093

Abstract: 提供了一种存储装置及其操作方法。所述存储装置可以包括第一数据线驱动器电路，所述第一数据线驱动器电路基于与第一数据线相关联的第一代码和第二代码来生成第一基准电压组，并基于所述第一基准电压组来确定通过所述第一数据线接收的第一输入数据的比特值。第二数据线驱动器电路可以类似地生成第二基准电压组。这些基准电压可以具有基于判决反馈均衡(DFE)技术的水平，以减少由符号间干扰引起的比特错误。

公开(公告)号：CN109801652A

公开(公告)日：2019-05-24

申请号：CN201811367575.1

申请日：2018-11-16

Applicant: 三星电子株式会社

Inventor： 权慧贞 ,  裴升浚 ,  李龙宰 ,  金荣植 ,  金荣柱 ,  杜粹然 ,  严允柱

IPC: G11C7/10

Abstract: 一种存储设备包括：存储单元阵列，包括存储数据的多个存储单元；第一发送器，通过第一数据线将数据发送到外部设备；以及ZQ控制器，执行ZQ校准操作以产生第一ZQ码，用于第一数据线的阻抗匹配。第一发送器基于第一时钟对第一ZQ码和第一数据进行编码，并基于第二时钟，根据编码结果来驱动第一数据线。

公开(公告)号：CN109390011B

公开(公告)日：2022-08-09

申请号：CN201810866354.2

申请日：2018-08-01

Applicant: 三星电子株式会社

Inventor： 李俊夏 ,  李昶教 ,  严允柱

IPC: G11C11/4063

Abstract: 存储器模块包括外部电阻器和共同连接到外部电阻器的多个存储器器件。每个存储器器件包括第一接收焊盘和第一发送焊盘。第一接收焊盘与接收阻抗校准命令相关联，并且第一发送焊盘与发送阻抗校准命令相关联。每个存储器器件通过环形拓扑将阻抗校准命令传送到在多个存储器器件中被选为主器件的第一存储器器件。第一存储器器件执行阻抗校准操作，响应于阻抗校准命令确定输出驱动器的电阻和目标输出高电平电压，并且在执行阻抗校准操作之后将阻抗校准命令传送到第二存储器器件。

公开(公告)号：CN109841239B

公开(公告)日：2024-04-19

申请号：CN201811302348.0

申请日：2018-11-02

Applicant: 三星电子株式会社

Inventor： 严允柱 ,  裴升浚 ,  权慧贞 ,  金荣柱

IPC: G11C7/06 ,  G11C7/10 ,  G11C11/4093

Abstract: 提供了一种存储装置及其操作方法。所述存储装置可以包括第一数据线驱动器电路，所述第一数据线驱动器电路基于与第一数据线相关联的第一代码和第二代码来生成第一基准电压组，并基于所述第一基准电压组来确定通过所述第一数据线接收的第一输入数据的比特值。第二数据线驱动器电路可以类似地生成第二基准电压组。这些基准电压可以具有基于判决反馈均衡(DFE)技术的水平，以减少由符号间干扰引起的比特错误。

公开(公告)号：CN109390011A

公开(公告)日：2019-02-26

申请号：CN201810866354.2

申请日：2018-08-01

Applicant: 三星电子株式会社

Inventor： 李俊夏 ,  李昶教 ,  严允柱

IPC: G11C11/4063

Abstract: 存储器模块包括外部电阻器和共同连接到外部电阻器的多个存储器器件。每个存储器器件包括第一接收焊盘和第一发送焊盘。第一接收焊盘与接收阻抗校准命令相关联，并且第一发送焊盘与发送阻抗校准命令相关联。每个存储器器件通过环形拓扑将阻抗校准命令传送到在多个存储器器件中被选为主器件的第一存储器器件。第一存储器器件执行阻抗校准操作，响应于阻抗校准命令确定输出驱动器的电阻和目标输出高电平电压，并且在执行阻抗校准操作之后将阻抗校准命令传送到第二存储器器件。