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公开(公告)号：CN112289367A
公开(公告)日：2021-01-29
申请号：CN202010469361.6
申请日：2020-05-28
Applicant: 三星电子株式会社
IPC: G11C29/42
Abstract: 提供了半导体存储装置和操作半导体存储装置的方法。所述半导体存储装置包括存储单元阵列、ECC引擎、至少一个电压发生器和控制逻辑电路。所述存储单元阵列包括耦接到字线和位线的多个存储单元以及感测存储在所述多个存储单元中的数据的多个读出放大器。所述ECC引擎从所述存储单元阵列的目标页面读取存储数据，对所述存储数据执行ECC解码，基于所述ECC解码，检测所述存储数据中的错误，并输出与所述错误相关联的错误信息。所述至少一个电压发生器分别向所述多个读出放大器提供驱动电压。所述控制逻辑电路控制所述ECC引擎，以及基于包括所述错误信息的错误模式信息，控制所述至少一个电压发生器增大所述多个读出放大器中的每个读出放大器的操作容限。
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公开(公告)号：CN109841239A
公开(公告)日：2019-06-04
申请号：CN201811302348.0
申请日：2018-11-02
Applicant: 三星电子株式会社
IPC: G11C7/06 , G11C7/10 , G11C11/4093
Abstract: 提供了一种存储装置及其操作方法。所述存储装置可以包括第一数据线驱动器电路，所述第一数据线驱动器电路基于与第一数据线相关联的第一代码和第二代码来生成第一基准电压组，并基于所述第一基准电压组来确定通过所述第一数据线接收的第一输入数据的比特值。第二数据线驱动器电路可以类似地生成第二基准电压组。这些基准电压可以具有基于判决反馈均衡(DFE)技术的水平，以减少由符号间干扰引起的比特错误。
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公开(公告)号：CN111161764B
公开(公告)日：2024-08-27
申请号：CN201911009858.3
申请日：2019-10-23
Applicant: 三星电子株式会社
IPC: G11C7/06 , G11C7/08 , G11C11/4091
Abstract: 提供一种感测放大器。感测放大器被配置为：将存储在存储器单元中的单元电压感测为2位数据的最高有效位(MSB)和最低有效位(LSB)。感测放大器在单元位线与感测放大器的保持位线电断开的状态下感测2位数据的MSB，并且在单元位线电连接到保持位线的状态下感测2位数据的LSB。感测放大器被配置为在感测2位数据的MSB和LSB之前均衡感测放大器的位线对。感测放大器被配置为将与感测的2位数据的MSB和LSB对应的单元电压恢复到存储器单元。
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Patent Agency Ranking
公开(公告)号：CN108958342A
公开(公告)日：2018-12-07
申请号：CN201810343039.1
申请日：2018-04-17
Applicant: 三星电子株式会社
IPC: G05F1/46
Abstract: 电压微调电路包括比较器、代码生成器、非易失性存储设备、开关电路和电压生成器。比较器将参考电压与反馈电压进行比较。代码生成器基于比较器的比较结果生成用于对反馈电压进行微调的多个微调代码。如果反馈电压小于参考电压，则代码生成器调整多个微调代码中的用于增大反馈电压的上调代码，并且将多个微调代码中的用于减小反馈电压的下调代码维持在初始值。如果反馈电压大于参考电压，则代码生成器调整下调代码并将上调代码维持在初始值。
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公开(公告)号：CN109087681B
公开(公告)日：2024-04-02
申请号：CN201810599590.2
申请日：2018-06-12
Applicant: 三星电子株式会社
IPC: G11C29/02
Abstract: 提供了存储器设备及其操作方法。存储器设备包括：至少一个内部电路，该内部电路包括存储单元阵列和被配置为驱动存储单元阵列的外围电路；监控逻辑，被配置为监控流入至少一个内部电路的电流并且输出监控结果；检测逻辑，被配置为基于监控结果来检测漏电流是否在至少一个内部电路中流动，并且输出检测的关于漏电流的信息；以及诊断逻辑，被配置为基于检测的信息来诊断至少一个内部电路中的错误。
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公开(公告)号：CN109901665B
公开(公告)日：2023-06-13
申请号：CN201811388365.0
申请日：2018-11-21
Applicant: 三星电子株式会社
IPC: G06F1/08
Abstract: 一种用于调整时钟频率的存储系统，该存储系统包括逻辑电路和锁相环(PLL)电路。逻辑电路使用第一信号确定第一时钟的第一频率并且生成用于调整第一时钟的第一频率的第二信号。锁相环电路接收第二时钟并且使用第二时钟和第二信号生成具有由逻辑电路确定的第一频率的第一时钟。当第二时钟的第二频率变化时，逻辑电路确定第一时钟的第一频率，使得由锁相环电路生成的第一时钟的第一频率基本不变化，并且基于具有由第二信号调整的第一频率的第一时钟运行。
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公开(公告)号：CN109752636A
公开(公告)日：2019-05-14
申请号：CN201811301058.4
申请日：2018-11-02
Applicant: 三星电子株式会社
IPC: G01R31/26
CPC classification number: G01R31/2642 , G01R31/2601 , G01R31/2621 , G01R31/2856 , G01R31/2882 , G01R31/31725 , G01R31/31727 , H03K3/0315
Abstract: 一种测试电路包括：第一逻辑门，接收测试信号或第一电压；第二逻辑门，接收测试信号；第三逻辑门，接收第一逻辑门的输出、第二逻辑门的输出或第二电压；第四逻辑门，接收第一逻辑门的输出或第二逻辑门的输出；以及电源电路，当第一逻辑门接收第一电压并且第三逻辑门接收第二电压时，通过向第二逻辑门和第四逻辑门供电来防止第二逻辑门和第四逻辑门被驱动。
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公开(公告)号：CN109841239B
公开(公告)日：2024-04-19
申请号：CN201811302348.0
申请日：2018-11-02
Applicant: 三星电子株式会社
IPC: G11C7/06 , G11C7/10 , G11C11/4093
Abstract: 提供了一种存储装置及其操作方法。所述存储装置可以包括第一数据线驱动器电路，所述第一数据线驱动器电路基于与第一数据线相关联的第一代码和第二代码来生成第一基准电压组，并基于所述第一基准电压组来确定通过所述第一数据线接收的第一输入数据的比特值。第二数据线驱动器电路可以类似地生成第二基准电压组。这些基准电压可以具有基于判决反馈均衡(DFE)技术的水平，以减少由符号间干扰引起的比特错误。
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