公开(公告)号：CN101252348A

公开(公告)日：2008-08-27

申请号：CN200810080765.5

申请日：2008-02-18

Applicant: 尔必达存储器株式会社

Inventor： 高井康浩

IPC: H03K3/023 ,  G01R25/00 ,  H03K5/13 ,  H03K19/0185 ,  H03L7/099

CPC classification number: H03K3/0322 ,  H03K5/133 ,  H03L7/0995

Abstract: 本发明的电压控制振荡电路是一种差动环形振荡器型的电压控制振荡电路，将输入彼此反相的差动的时钟信号的差动延迟元件级联连接，通过偏压控制流入到差动延迟元件中的电流量，从而控制该差动的时钟信号的延迟量，该电压控制振荡电路具有：相位检测部，通过比较任意一个差动延迟元件的差动输出的输出电压、及被设定为检测异常动作的电压的参考电压，检测异常振荡并输出检测信号；和交叉耦合电路，设置在各差动延迟元件上，当输入了检测信号时，放大差动输出对之间的电位差。

公开(公告)号：CN101241847A

公开(公告)日：2008-08-13

申请号：CN200710199338.4

申请日：2007-12-17

Applicant: 尔必达存储器株式会社

Inventor： 斋藤洋介 ,  田中勋

IPC: H01L21/027 ,  H01L21/31 ,  G03F7/00

CPC classification number: G03F7/40

Abstract: 本申请涉及用于形成具有减小的图形尺寸的膜图形的方法。一种用于形成抗蚀剂图形的方法，包括：通过利用光刻在目标膜上形成抗蚀剂掩模，通过涂布以在该抗蚀剂掩模上形成混合－产生抗蚀剂膜，烘焙该混合－产生抗蚀剂膜以在抗蚀剂掩模和混合－产生抗蚀剂膜之间的界面处形成混合层，显影该混合－产生抗蚀剂膜，并且清洗得到的混合－产生抗蚀剂膜，以暴露收缩抗蚀剂掩模图形尺寸的混合层。

公开(公告)号：CN101241750A

公开(公告)日：2008-08-13

申请号：CN200810005360.5

申请日：2003-08-22

Applicant: 尔必达存储器株式会社

Inventor： 松井义德

IPC: G11C7/10 ,  G11C11/4093 ,  G06F13/42

CPC classification number: G11C7/1048 ,  G06F13/4243 ,  G06F13/4256 ,  G11C7/10 ,  G11C8/18 ,  G11C11/401 ,  G11C11/4093 ,  G11C29/028 ,  G11C29/50012

Abstract: 通过减少由于在存储控制器和存储模块之间的不同布线中的分支和阻抗不匹配所引起的反射信号等的影响以及由于存储模块中的数据、命令/地址和时钟的传输延迟引起的影响，可以实现高速操作的存储系统。为此，存储系统包括存储控制器和安装了DRAM的存储模块。缓冲器安装在存储模块上。缓冲器和存储控制器通过数据布线、命令/地址布线和时钟布线互相连接。存储模块上的DRAM和缓冲器通过内部数据布线、内部命令/地址布线和内部时钟布线互相连接。数据布线、命令/地址布线和时钟布线可以级联连接至其它存储模块的缓冲器。在存储模块的DRAM和缓冲器之间，使用与时钟同步的数据相位信号实现高速数据传输。

公开(公告)号：CN100411178C

公开(公告)日：2008-08-13

申请号：CN200510080959.1

申请日：2005-06-24

Applicant: 尔必达存储器株式会社

Inventor： 喜多树宏之 ,  藤樫勇气 ,  北岛弘康 ,  池田典昭 ,  中村吉孝 ,  梯英一郎

IPC: H01L27/108 ,  H01L21/8242

Abstract: 一种半导体器件包括圆柱形电容器，每个电容器包括相应的圆柱形电极。每个圆柱形电极包括半球形硅颗粒。从圆柱形电极的上部区域突出的半球形硅颗粒具有较大的尺寸，从圆柱形电极的下部区域突出的半球形硅颗粒具有较小的尺寸，或圆柱形电极的下部区域没有半球形硅颗粒。

公开(公告)号：CN100409442C

公开(公告)日：2008-08-06

申请号：CN03154665.X

申请日：2003-08-22

Applicant: 尔必达存储器株式会社

Inventor： 松井义德

IPC: H01L27/00 ,  H01L21/8242 ,  G11C11/34

CPC classification number: G11C7/1048 ,  G06F13/4243 ,  G06F13/4256 ,  G11C7/10 ,  G11C8/18 ,  G11C11/401 ,  G11C11/4093 ,  G11C29/028 ,  G11C29/50012

Abstract: 通过减少由于在存储控制器和存储模块之间的不同布线中的分支和阻抗不匹配所引起的反射信号等的影响以及由于存储模块中的数据、命令/地址和时钟的传输延迟引起的影响，可以实现高速操作的存储系统。为此，存储系统包括存储控制器和安装了DRAM的存储模块。缓冲器安装在存储模块上。缓冲器和存储控制器通过数据布线、命令/地址布线和时钟布线互相连接。存储模块上的DRAM和缓冲器通过内部数据布线、内部命令/地址布线和内部时钟布线互相连接。数据布线、命令/地址布线和时钟布线可以级联连接至其它存储模块的缓冲器。在存储模块的DRAM和缓冲器之间，使用与时钟同步的数据相位信号实现高速数据传输。

公开(公告)号：CN101232001A

公开(公告)日：2008-07-30

申请号：CN200810003260.9

申请日：2008-01-28

Applicant: 尔必达存储器株式会社

Inventor： 小川澄男

IPC: H01L23/525 ,  H01L21/768

CPC classification number: H01L23/5258 ,  G11C17/14 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 一种半导体器件包括通过照射激光束能断开的多个熔丝元件，和如二维地观察到的在多个熔丝元件之间设置的并能削弱激光束的衰减构件。每个衰减构件包括多个柱状体。用这种布置，包括多个熔丝单元的衰减构件会吸收从被断开的熔丝元件泄漏到半导体衬底侧的激光束。还通过菲涅耳衍射使激光束散射。因此，柱状体能有效地削弱激光束，通过吸收过多能量在绝缘膜中不会产生破裂。

公开(公告)号：CN100407418C

公开(公告)日：2008-07-30

申请号：CN200610059662.1

申请日：2006-03-17

Applicant: 尔必达存储器株式会社

Inventor： 内山士郎

IPC: H01L23/52 ,  H01L23/485 ,  H01L27/00

CPC classification number: H01L25/0657 ,  H01L23/481 ,  H01L2224/05001 ,  H01L2224/05009 ,  H01L2224/05567 ,  H01L2224/0557 ,  H01L2224/16 ,  H01L2224/16145 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2924/00014 ,  H01L2924/3011 ,  H01L2224/05599 ,  H01L2224/05099

Abstract: 穿透半导体基片并且与半导体基片绝缘隔离的贯通电极包括内部贯通电极、四边形环状半导体以及外围贯通电极。四边形环状半导体围绕内部贯通电极形成，并且外围贯通电极围绕四边形环状半导体形成。

公开(公告)号：CN101226764A

公开(公告)日：2008-07-23

申请号：CN200710148556.5

申请日：2007-08-29

Applicant: 尔必达存储器株式会社

Inventor： 细江由树 ,  黑木浩二

IPC: G11C7/10

CPC classification number: H03K19/00384

Abstract: 本发明涉及校准电路、半导体器件及调整半导体器件输出特性的方法。所述校准电路包括：驱动校准端ZQ的复制缓冲器；产生基准电压VMID的基准电压发生电路；将校准端ZQ中出现的电压与第一基准电压VMID比较的比较电路；基于通过所述比较电路进行的比较结果改变所述复制缓冲器的输出阻抗的阻抗调整电路；以及调整基准电压VMID的基准电压调整电路。利用该布置，通过考虑校准端ZQ和外部端子之间存在的电阻分量，可以偏移基准电压VMID，且因此可以进行更精确的校准操作。

公开(公告)号：CN100392761C

公开(公告)日：2008-06-04

申请号：CN99105864.X

申请日：1999-04-23

Applicant: 尔必达存储器株式会社

Inventor： 延时知子 ,  三根浩二

IPC: G11C11/40

CPC classification number: G11C8/10 ,  G11C5/025 ,  G11C5/063

Abstract: 本发明的多个存储单元阵列、地址缓冲器、地址译码器，放大器，启动电路和输出电路分别形成在同一半导体芯片上；连接在远离所述输出电路的存储单元阵列上的地址译码器与所述地址缓冲器间连线的长度短于连接在靠近所述输出电路的存储单元阵列上的地址译码器与所述地址缓冲器间连线的长度。

公开(公告)号：CN101136245A

公开(公告)日：2008-03-05

申请号：CN200710148161.5

申请日：2007-08-28

Applicant: 尔必达存储器株式会社

Inventor： 藤泽宏树

IPC: G11C11/4063 ,  G11C11/4076

CPC classification number: G11C8/10 ,  G11C7/1018 ,  G11C7/1045 ,  G11C7/1051 ,  G11C7/1066 ,  G11C7/1069 ,  G11C7/1087 ,  G11C11/4082 ,  G11C11/4087 ,  G11C11/4093 ,  G11C2207/107

Abstract: 一种半导体存储器件，包括：连接到数据输入/输出端DQ的FIFO块；并行输入和输出经由数据输入/输出端DQ连续地输入和输出的n位数据的时分传输电路；在该时分传输电路和FIFO块之间执行数据传输的数据总线RWBS；以及设置突发长度的模式寄存器。当对该模式寄存器可设置的最小突发长度是m(＜n)时，该时分传输电路使用数据总线，与突发长度无关地以m位为单位执行数据传输。由此，可以在不执行突发突变的条件下，将突发长度设置得小于预取数目。