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公开(公告)号：CN114496032A
公开(公告)日：2022-05-13
申请号：CN202210042707.3
申请日：2022-01-14
Applicant: 安徽大学
IPC: G11C13/00
Abstract: 本发明公开了一种基于阻变式存储器实现高速逻辑运算的4T3R电路结构，包括RRAM1的底部电极与NMOS晶体管M1的漏极、NMOS晶体管M2的漏极电连接；M1的栅极与WLA电连接；M2的栅极与WLC电连接；NMOS晶体管M2的源极和NMOS晶体管M3的源极均与RRAM2的顶部电极电连接；NMOS晶体管M3的栅极与WLB电连接；RRAM3的底部电极与NMOS晶体管M4的漏极电连接；M4的栅极与WLS电连接；NMOS晶体管M1的源极、RRAM2的底部电极、NMOS晶体管M4的源极均与SL和电阻R1电连接，而电阻R1的另一端接地。本发明采用RRAM实现了在内存内计算中基本的逻辑运算，提高了电路的逻辑运算效率。
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公开(公告)号：CN114496025A
公开(公告)日：2022-05-13
申请号：CN202210068744.1
申请日：2022-01-20
Applicant: 安徽大学
IPC: G11C11/413 , G11C8/14 , G11C7/18 , G11C5/14
Abstract: 本发明公开了一种基于极性加固技术的12T抗辐照SRAM存储单元，包括4个NMOS晶体管和8个PMOS晶体管；内部存储节点I2和I3由P2和P3交叉耦合，外部存储节点I1和I4由N1和N2交叉耦合；P1和P4作为上拉管，P1和P4对I2和I3进行加固，I2和I3全部由PMOS晶体管包围，这构成了极性加固结构；I2通过P7连接到第BLB，I3通过P8连接到BL，I1通过N3连接到BL，I4通过N4连接到BLB，N3和N4由WL控制，P7和P8由WWL控制。本发明能够提高SRAM存储单元的抗单粒子翻转能力，而且可以在牺牲较小单元面积的情况下大幅提高SRAM存储单元写速度，降低了SRAM存储单元的功耗。
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公开(公告)号：CN114050807A
公开(公告)日：2022-02-15
申请号：CN202111307187.6
申请日：2021-11-05
Applicant: 安徽大学 , 合肥市微电子研究院有限公司
IPC: H03K3/3562
Abstract: 本发明公开了一种基于TFET的主从触发器，包括主触发器和从触发器；主触发器包括五个NTFET晶体管和五个PTFET晶体管，这五个NTFET晶体管依次记为N1～N5，这五个PTFET晶体管依次记为P1～P5；该主从触发器的触发器信号输入端D作为主触发器信号输入；从触发器包括五个NTFET晶体管和五个PTFET晶体管，这五个NTFET晶体管依次记为N6～N10，这五个PTFET晶体管依次记为P6～P10；主触发器信号输出端Q1作为从触发器信号输入；从触发器信号输出为该主从触发器的触发器信号输出端Q。本发明可以提高数据传输的稳定性，解决了TFET应用在传统传输门触发器的数据传输稳定性问题。
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公开(公告)号：CN113921058A
公开(公告)日：2022-01-11
申请号：CN202111064230.0
申请日：2021-09-10
Applicant: 安徽大学 , 合肥市微电子研究院有限公司
IPC: G11C11/417 , G11C13/00
Abstract: 本发明公开了一种8T2R非易失SRAM单元电路，包括两个阻变随机存取存储器RRAM构成的非易失数据存储电路，上方的阻变随机存取存储器UR和下方的阻变随机存取存储器BR；一个N型MOSFET和一个P型MOSFET构成的传输门电路，N型MOSFET记为NT，P型MOSFET记为PT；两个P型MOSFET与两个N型MOSFET构成两个反相器，并且这两个反相器的首尾相连，两个P型MOSFET分别记为左上拉晶体管LUT和右上拉晶体管RUT，两个N型MOSFET分别记为左下拉晶体管LDT和右下拉晶体管RDT，左侧访问晶体管LAT和右侧访问晶体管RAT构成6T‑SRAM的存储单元。该电路在SRAM的读、写和保持能力的基础上，增加了非易失单元RRAM，令SRAM具备掉电数据不丢失和上电数据恢复能力。
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公开(公告)号：CN113764009A
公开(公告)日：2021-12-07
申请号：CN202111010201.6
申请日：2021-08-31
Applicant: 安徽大学 , 合肥海图微电子有限公司 , 合肥市微电子研究院有限公司
Abstract: 本发明公开了一种14T抗辐照SRAM存储单元电路，PMOS晶体管P1和P2交叉耦合，且PMOS晶体管P1、P2作为上拉管，NMOS晶体管N3、N4和PMOS晶体管P5、P6作为下拉管；NMOS晶体管N1和PMOS晶体管P3构成一个反相器，NMOS晶体管N2和PMOS晶体管P4构成另一个反相器，且两个反相器交叉耦合；两个主存储节点Q与QN通过两个NMOS晶体管N5和N6分别与位线BL和BLB相连；两个冗余存储节点S0与S1通过两个PMOS晶体管P7与P8分别与位线BL和BLB相连。上述电路能够在牺牲较小单元面积的情况下大幅度提高单元的速度，并降低单元功耗和提高单元抗单粒子翻转的能力。
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Patent Agency Ranking
公开(公告)号：CN113472327A
公开(公告)日：2021-10-01
申请号：CN202110943715.0
申请日：2021-08-17
Applicant: 安徽大学 , 合肥市微电子研究院有限公司 , 合肥海图微电子有限公司
IPC: H03K5/24
Abstract: 本发明公开了一种高速低功耗的双尾电流动态比较器电路，包括由两个反相器构成的BUFFER电路，由预放大电路和锁存器结构组成的比较器电路，从输入端输入时钟信号CLK1，能够在BUFFER电路的输出端得到一个相对于CLK1略有延迟的时钟信号CLK2；通过控制预放大电路中NMOS晶体管M1和M2的通断，使NMOS晶体管M1和M2具有接收输入信号和阻断静态电流通路的功能；在锁存阶段，通过锁存结构将锁存输出端OUT+和OUT‑锁存在相应的状态，以此实现快速锁存功能。该电路利用类似于反相器的结构控制传给预放大器输入端的信号，进而控制静态电流通路的通断，降低了锁存阶段的功耗。
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公开(公告)号：CN113437964A
公开(公告)日：2021-09-24
申请号：CN202110648160.7
申请日：2021-06-10
Applicant: 安徽大学
Abstract: 本发明公开了一种由RRAM构成的可阻态区分且可重构的运算电路，包括3个NMOS晶体管；2个PMOS晶体管；以及两个电阻式随机存储器RRAM。2个NMOS晶体管和2个PMOS晶体管构成两个传输门结构，1个NMOS晶体管控制外围信号线是否作用到RRAM；RRAM0和RRAM1的顶部电极均连接到NMOS晶体管M2，RRAM0的底部电极连接到PMOS晶体管M0和NMOS晶体管M1，RRAM1的底部电极连接到NMOS晶体管M3和PMOS晶体管M4；根据所要实现的功能将需要计算的输入逻辑值以阻态的形式写入到所述运算电路的两个RRAM中，再通过外围电路得到输出逻辑值。利用该运算电路能够在区分RRAM阻态的情况下，正确完成各种运算功能。
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公开(公告)号：CN108492843B
公开(公告)日：2021-09-14
申请号：CN201810300515.1
申请日：2018-04-04
Applicant: 安徽大学
IPC: G11C11/412
Abstract: 本发明公开了一种14T抗辐照静态存储单元，能够提高抗SEU能力，可以在牺牲较小单元面积的情况下大幅度提高单元的速度，并且降低了功耗。在读写阶段，WL信号为高电平。当电路处于写阶段时，如果BL为高电平，BLB为低电平，那么通过差分输入晶体管N4和N5向存储节点Q点写‘1’；如果BL为低电平，BLB为高电平，那么通过差分输入晶体管N4和N5向存储节点Q点写‘0’。当电路处于读阶段时，BL和BLB都为高电平，如果该单元电路存储的数据为‘1’，那么BLB通过晶体管N4和N0向地放电，使得位线产生电压差，然后通过灵敏放大器读出数据；如果该单元电路存储的数据为‘0’，那么BL通过晶体管N5和N1向地放电，使得产生位线电压差，然后通过灵敏放大器读出数据。
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公开(公告)号：CN108336992B
公开(公告)日：2021-09-14
申请号：CN201810019058.9
申请日：2018-01-09
Applicant: 安徽大学
IPC: H03K19/0185
Abstract: 本发明公开了一种具有抗单粒子瞬态效应的缓冲器，包括：依次连接多级的反相器，所有反相器均包括三个PMOS管和三个NMOS管；其中：第一PMOS管的源端接VDD；第一PMOS管的漏端接第二PMOS管的源端和第一NMOS管的漏端，这一节点记为第一输出节点；第二PMOS管的漏端接第三PMOS管的源端和第二NMOS管的漏端；第三PMOS管的漏端接第三NMOS3管的漏端，记为第二输出节点；第一、第二与第三NMOS管的源端均接VSS；第一级反相器三个PMOS管和三个NMOS管的栅端都接输入n1；上一级反相器的第一输出节点接下一级反相器中三个PMOS管的栅端，上一级反相器的第二输出节点接下一级反相器中三个NMOS管的栅端。该缓冲器可以避免单粒子瞬态效应对整个电路的影响，从而提高稳定性。
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公开(公告)号：CN110379448B
公开(公告)日：2021-07-27
申请号：CN201910599322.5
申请日：2019-07-04
Applicant: 安徽大学
IPC: G11C11/412 , G11C11/417
Abstract: 本发明公开了一种具有高写裕度的9T TFET与MOSFET器件混合型SRAM单元电路，单元的整体结构采用了读写分离的方式，单元电路的主体采用TFET器件，传输管部分采用了TFET器件与MOSFET器件组合方式，既克服了堆叠TFET传输能力弱的缺点，又避免了TFET器件作SRAM单元传输管时出现的P‑I‑N正偏电流问题。提高了单元的写能力，降低了单元的静态功耗。
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