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公开(公告)号：CN108492843A
公开(公告)日：2018-09-04
申请号：CN201810300515.1
申请日：2018-04-04
Applicant: 安徽大学
IPC: G11C11/412
Abstract: 本发明公开了一种14T抗辐照静态存储单元，能够提高抗SEU能力，可以在牺牲较小单元面积的情况下大幅度提高单元的速度，并且降低了功耗。在读写阶段，WL信号为高电平。当电路处于写阶段时，如果BL为高电平，BLB为低电平，那么通过差分输入晶体管N4和N5向存储节点Q点写‘1’；如果BL为低电平，BLB为高电平，那么通过差分输入晶体管N4和N5向存储节点Q点写‘0’。当电路处于读阶段时，BL和BLB都为高电平，如果该单元电路存储的数据为‘1’，那么BLB通过晶体管N4和N0向地放电，使得位线产生电压差，然后通过灵敏放大器读出数据；如果该单元电路存储的数据为‘0’，那么BL通过晶体管N5和N1向地放电，使得产生位线电压差，然后通过灵敏放大器读出数据。
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公开(公告)号：CN108492843B
公开(公告)日：2021-09-14
申请号：CN201810300515.1
申请日：2018-04-04
Applicant: 安徽大学
IPC: G11C11/412
Abstract: 本发明公开了一种14T抗辐照静态存储单元，能够提高抗SEU能力，可以在牺牲较小单元面积的情况下大幅度提高单元的速度，并且降低了功耗。在读写阶段，WL信号为高电平。当电路处于写阶段时，如果BL为高电平，BLB为低电平，那么通过差分输入晶体管N4和N5向存储节点Q点写‘1’；如果BL为低电平，BLB为高电平，那么通过差分输入晶体管N4和N5向存储节点Q点写‘0’。当电路处于读阶段时，BL和BLB都为高电平，如果该单元电路存储的数据为‘1’，那么BLB通过晶体管N4和N0向地放电，使得位线产生电压差，然后通过灵敏放大器读出数据；如果该单元电路存储的数据为‘0’，那么BL通过晶体管N5和N1向地放电，使得产生位线电压差，然后通过灵敏放大器读出数据。
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公开(公告)号：CN107492393B
公开(公告)日：2020-06-09
申请号：CN201710590872.1
申请日：2017-07-19
Applicant: 安徽大学
IPC: G11C11/417
Abstract: 本发明公开了一种平均7T1R的非易失性静态随机存储单元，在读数据阶段，列共享开关晶体管SN打开，调节优化差分输入晶体管的尺寸，有利于单元读操作，提高读裕度；在写入数据阶段，字线WL为高电平，第一与第二差分输入晶体管打开，控制线RSW为低电平，晶体管RSWL关断，单元控制线CTRL为低电平，列共享开关晶体管SN关断，打断了单元的放电路径，单元内部节点更容易充电，使得单元的写能力增强，写裕度增加；在恢复数据阶段，将列共享开关晶体管SN关断，没有泄露路径，因而减少了泄露电流，降低了恢复数据时的功耗；由于电路的恢复操作就相当于对电路写数据，所以关断SN可以提高电路的写能力，自然也就提高了电路的恢复数据的能力，减少了恢复时所需的时间。
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公开(公告)号：CN107492393A
公开(公告)日：2017-12-19
申请号：CN201710590872.1
申请日：2017-07-19
Applicant: 安徽大学
IPC: G11C11/417
Abstract: 本发明公开了一种平均7T1R的非易失性静态随机存储单元，在读数据阶段，列共享开关晶体管SN打开，调节优化差分输入晶体管的尺寸，有利于单元读操作，提高读裕度；在写入数据阶段，字线WL为高电平，第一与第二差分输入晶体管打开，控制线RSW为低电平，晶体管RSWL关断，单元控制线CTRL为低电平，列共享开关晶体管SN关断，打断了单元的放电路径，单元内部节点更容易充电，使得单元的写能力增强，写裕度增加；在恢复数据阶段，将列共享开关晶体管SN关断，没有泄露路径，因而减少了泄露电流，降低了恢复数据时的功耗；由于电路的恢复操作就相当于对电路写数据，所以关断SN可以提高电路的写能力，自然也就提高了电路的恢复数据的能力，减少了恢复时所需的时间。
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