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公开(公告)号：CN111291529B
公开(公告)日：2024-02-02
申请号：CN202010088759.5
申请日：2020-02-12
Applicant: 上海交通大学
IPC: G06F30/392
Abstract: 本发明公开了一种基于多阶段模拟退火的静态异构可重构阵列布局方法，涉及可重构阵列的互连架构领域。其特征在于，利用图距离来构建异构资源的位置约束，利用分阶段模拟退火的方法来分离所述异构资源在同一次所述模拟退火中的相互影响。本发明通过构建基于图距离的新型代价函数，来解决传统代价函数对异构阵列建模不精确的问题，进而根据不同异构单元的特性，提出分阶段模拟退火的布局方案。与传统方案应用在异构阵列上的结果相比，应用新型代价函数的多阶段模拟退火方法在同等互连资源的条件下可平均提高29.6％的布通率。
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公开(公告)号：CN108564165B
公开(公告)日：2024-01-23
申请号：CN201810206021.7
申请日：2018-03-13
Applicant: 上海交通大学
IPC: G06N3/0464 , G06N3/08
Abstract: 本发明提供了一种卷积神经网络定点化优化的方法及系统，包括：量化步骤：将预训练过的卷积神经网络进行量化，将卷积神经网络的输入量化为N bits的定点数，将卷积核中的参数量化为预设集合中的数，选择与所述预设集合中欧式距离最近的数进行量化；训练步骤：控制卷积层参数不变，训练量化后的卷积神经网络；卷积运算步骤：将经过训练的卷积神经网络输入卷积器，所述卷积器的输入为n个N bits的定点数以及n个4bits的卷积核参数，经过位移器输入n输入树形级联加法器，所述n为卷积核的数量。本发明提高了运算效率降低了功耗，同时保证预测结果的准确度。
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公开(公告)号：CN113688703B
公开(公告)日：2023-11-03
申请号：CN202110924732.X
申请日：2021-08-12
Applicant: 上海交通大学 , 上海航天测控通信研究所
Abstract: 一种基于FPGA的低延时非极大值抑制方法与装置，省去现有各NMS算法均需要的整体排序步骤，降低启动延时，且其可通过灵活的参数配置满足不同的计算速度与精度要求。采用流水线架构，可与流水线架构的神经网络加速器兼容，缩短了目标检测算法整体延迟。
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公开(公告)号：CN116405392A
公开(公告)日：2023-07-07
申请号：CN202310438029.7
申请日：2023-04-21
Applicant: 上海交通大学 , 北京爱奇艺科技有限公司
IPC: H04L41/0823 , H04L41/0896
Abstract: 本发明提供了一种面向带宽受限环境的分布式训练通信优化方法及系统，涉及深度学习，分布式系统技术领域，包括：步骤S1：采用分布式训练平台，并使用数据并行的模式；步骤S2：建立深度学习模型，将所述分布式训练平台中所有的worker依次进行数据加载、前向传播、反向传播、参数通信、参数更新的操作，对深度学习模型进行训练；步骤S3：在前述步骤基础上综合使用延迟通信、异步通信以及分层通信的优化方式，对深度学习模型进行迭代。本发明通过分层策略充分利用设备互联的异构性，而局部的异步策略则在缓解节点间网络通信瓶颈的同时，保证了模型训练的高收敛效率。
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公开(公告)号：CN109521995B
公开(公告)日：2023-05-12
申请号：CN201811299080.X
申请日：2018-11-02
Applicant: 上海交通大学
Abstract: 本发明公开了一种内嵌于忆阻器阵列的逻辑运算装置的计算方法，利用反向连接的差分单元结构实现互补形式的输入表示，利用阵列本身在位线上的“线或”操作实现最大项；通过将敏感放大器输出的最大项取反得到最小项；引入运算单元CU完成最大项或最小项的合并；所述利用运算单元CU缓存迭代过程中产生的中间结果的方法为：复用传统存储阵列中的行缓冲，用于在运算过程中缓存迭代产生的中间结果。本发明通过差分单元结构及运算单元的引入，丰富了逻辑原语，使电路以“积之和/和之积”的方式进行运算，同时大幅减少写回操作，从而有效的提高的运算效率。
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Patent Agency Ranking
公开(公告)号：CN115964141A
公开(公告)日：2023-04-14
申请号：CN202211556780.9
申请日：2022-12-06
Applicant: 上海交通大学
IPC: G06F9/48 , G06F15/163
Abstract: 本发明提供了一种面向BWA‑MEM序列比对软件的异构加速系统及其实现方法，包括CPU程序和FPGA加速器；所述CPU程序采用异构批处理策略，解析输入比对文件、按顺序启动FPGA加速器、处理FPGA加速器输出、执行BWA‑MEM中种子过滤算法和种子链生成算法；所述异构批处理策略，针对种子生成阶段的SMEM搜索算法和种子延展阶段的Smith‑Waterman算法进行批处理重构。本发明在输出结果与原BWA‑MEM软件完全相同的情况下，大幅提高BWA‑MEM软件比对速度，提升序列比对吞吐量。
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公开(公告)号：CN114860195A
公开(公告)日：2022-08-05
申请号：CN202210524189.9
申请日：2022-05-13
Applicant: 上海交通大学
Abstract: 本发明提供了一种真随机数与物理不可克隆函数生成系统，提供了一种在一个片上系统中同时实现TRNG与PUF的方法。本发明的一种实施例包括：在一个ZYNQ FPGA上，基于CMOS Image Sensor的像素输入，利用其暗电流作为熵源，同时实现TRNG与PUF产生。本发明提出的一种TRNG与PUF生成方法，和以往的结构相比，本文中所阐述的电路结构同时可以产生TRNG与PUF，对后处理电路的要求较低，电路简单，消耗资源较少，低成本，且有更好的随机性与可靠性。
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公开(公告)号：CN112465108B
公开(公告)日：2022-07-22
申请号：CN202011251753.1
申请日：2020-11-11
Applicant: 上海交通大学
Abstract: 本发明公开了一种面向存算一体平台的神经网络编译方法，涉及存算一体领域，包括以下步骤：解析神经网络模型，映射成以计算节点描述的中间表示；进行计算图优化；转换成算子级中间表示；进行算子任务划分并与硬件基本单元绑定；进行算子级优化，减少读取不连续内存的次数和权重映射的次数。本发明根据存算一体计算的特点优化计算流图和神经网络算子，减少图级算子间的中间结果写回的开销，减少了在存算资源不足时需要重新映射权重的次数。
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公开(公告)号：CN114418072A
公开(公告)日：2022-04-29
申请号：CN202210104656.2
申请日：2022-01-28
Applicant: 上海交通大学
Abstract: 本发明公开了一种面向多核忆阻器存算一体平台的卷积算子映射方法，涉及忆阻器存算一体平台技术领域。同时考虑输入数据的局部性及核间通信开销，并将总的通信代价作为优化目标，最终得到整体通信开销较小的映射方案。本发明所提出的方法综合考虑了直接读写存储器带来的通信代价与多核同步所带来的通信代价，可有效重复利用输入数据，发挥忆阻器阵列的并行性，得到通信代价较小的映射方案。本发明所提出的方法实现较为简单，可移植性强，可添加于神经网络编译器后端执行，完成面向忆阻器存算一体平台的卷积算子映射。
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公开(公告)号：CN114139481A
公开(公告)日：2022-03-04
申请号：CN202111444508.7
申请日：2021-11-30
Applicant: 上海交通大学
IPC: G06F30/343 , G06F30/347
Abstract: 本发明提供了一种基于FPGA的多路TDC布局布线方法及系统，包括：电路结构规划步骤：使用多链式时钟内插型TDC结构，根据时钟频率对链数进行调节，产生相应数量的时钟相位，对时钟进行均分；电路布局规划步骤：将多路TDC均匀布局在FPGA的各个时钟域内，每个时钟域内TDC电路布局成树形结构；电路布线规划步骤：使被测信号到每条链、每个采样标记触发器的时间具有同步性。本发明具有普适性。无需基于特定FPGA进行二次调整，适应所有综合、布局布线算法，适用于多路TDC电路，适配多种型号FPGA电路。
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