公开(公告)号：CN101136245B

公开(公告)日：2012-07-04

申请号：CN200710148161.5

申请日：2007-08-28

Applicant: 尔必达存储器株式会社

Inventor： 藤泽宏树

IPC: G11C11/4063 ,  G11C11/4076

CPC classification number: G11C8/10 ,  G11C7/1018 ,  G11C7/1045 ,  G11C7/1051 ,  G11C7/1066 ,  G11C7/1069 ,  G11C7/1087 ,  G11C11/4082 ,  G11C11/4087 ,  G11C11/4093 ,  G11C2207/107

Abstract: 一种半导体存储器件，包括：连接到数据输入/输出端DQ的FIFO块；并行输入和输出经由数据输入/输出端DQ连续地输入和输出的n位数据的时分传输电路；在该时分传输电路和FIFO块之间执行数据传输的数据总线RWBS；以及设置突发长度的模式寄存器。当对该模式寄存器可设置的最小突发长度是m(＜n)时，该时分传输电路使用数据总线，与突发长度无关地以m位为单位执行数据传输。由此，可以在不执行突发突变的条件下，将突发长度设置得小于预取数目。

公开(公告)号：CN101483061B

公开(公告)日：2012-06-06

申请号：CN200910002614.2

申请日：2009-01-09

Applicant: 尔必达存储器株式会社

Inventor： 松井义德

IPC: G11C7/10 ,  G11C8/12 ,  G06F13/16

CPC classification number: G11C7/1075

Abstract: 本发明提供一种半导体存储装置和包括该半导体存储装置的数据处理系统。一种半导体装置，包括多个存储单元阵列、多个端口、多个内部地址生成电路以及控制器。多个内部地址生成电路可以生成多个存储单元阵列的第一和第二存储单元阵列的第一和第二内部地址。第一内部地址可以指定第一存储单元阵列的第一区域。第二内部地址可以指定第二存储单元阵列的第二区域。控制器从第一区域按顺序地读出一系列数据，并且将该读出的系列数据按顺序地写入至第二区域而不将该读出的系列数据传输至多个端口。

公开(公告)号：CN102089871A

公开(公告)日：2011-06-08

申请号：CN200980105714.6

申请日：2009-02-18

Applicant: 东京毅力科创株式会社 ,  尔必达存储器株式会社

Inventor： 河野有美子 ,  有马进 ,  柿本明修 ,  广田俊幸 ,  清村贵利

IPC: H01L21/316 ,  C23C16/40 ,  H01L21/31 ,  H01L21/8242 ,  H01L27/108

CPC classification number: H01L21/31691 ,  C23C16/40 ,  C23C16/409 ,  C23C16/45527 ,  C23C16/45531 ,  C23C16/56 ,  H01G4/1227 ,  H01G4/33 ,  H01L28/40

Abstract: Sr-Ti-O系膜的成膜方法包括：在处理容器内配置形成有Ru膜的基板，向上述处理容器内导入气态的Ti原料、气态的Sr原料和气态的氧化剂，在Ru膜上形成厚度为10nm以下的第一Sr-Ti-O系膜的工序；对第一Sr-Ti-O系膜进行退火使其结晶化的工序；向处理容器内导入气态的Ti原料、气态的Sr原料和气态的氧化剂，在第一Sr-Ti-O系膜上形成第二Sr-Ti-O系膜的工序；和对第二Sr-Ti-O系膜进行退火使其结晶化的工序。

公开(公告)号：CN101304252B

公开(公告)日：2010-12-08

申请号：CN200810093012.8

申请日：2005-03-24

Applicant: 尔必达存储器株式会社

Inventor： 永田恭一

IPC: H03K19/0185

CPC classification number: H03K19/018521 ,  H03K19/0013

Abstract: 独立的控制信号被传输到驱动器控制单元和输出晶体管的每一个，以便防止驱动器控制单元和输出晶体管在同时工作并且减小直通电流。因为晶体管比率可以被容易地选择，因此增加了设计灵活性程度，并取得速度方面的改善。

公开(公告)号：CN1945737B

公开(公告)日：2010-07-21

申请号：CN200610142083.3

申请日：2006-10-08

Applicant: 尔必达存储器株式会社

Inventor： 藤泽宏树

IPC: G11C11/4076

CPC classification number: G11C7/22 ,  G11C7/1045 ,  G11C11/4076

Abstract: 一种用于半导体器件的等待时间计数器包括单循环信号发生器和命令延迟电路。该单循环信号发生器根据内部时钟信号周期性地产生第零至第n基信号。该命令延迟电路包括第零至第n锁存元件，而且响应第q基信号(q是整数，0≤q≤n)，利用第p锁存元件(p是整数，0≤p≤n)，它锁存内部命令，而且响应第r基信号(r是整数，0≤r≤n)，其中如果q+s≤n，则r＝q+s，而如果q+s>n，则r＝q+s-(n+1)，s是等于或者小于n的自然数，通过其输出对应于等待时间超时信号的锁存内部命令。

公开(公告)号：CN1841552B

公开(公告)日：2010-05-26

申请号：CN200610073854.8

申请日：2006-03-31

Applicant: 尔必达存储器株式会社

Inventor： 梶谷一彦

IPC: G11C11/401

CPC classification number: G11C11/4097 ,  G11C11/4094 ,  G11C2207/005

Abstract: 本发明的半导体存储装置具有：由多个存储单元构成的一个或多个单位块；第一读出放大器列，配置在多条位线的一端侧；第二读出放大器列，配置在多条位线的另一端侧；第一开关机构，切换多条位线的一端和第一读出放大器列之间的连接状态；第二开关机构，切换多条位线的另一端和第二读出放大器列之间的连接状态；第三开关机构，配置在多条位线的延伸方向的大致中央部，将多条位线切换成连接状态或断开状态；和刷新控制机构，在单位块的刷新动作时，作为多条位线断开的状态将单位块分割成第一区域和第二区域，选择字线属于第一区域时用第一开关机构和第一读出放大器列，选择字线属于第二区域时用第二开关机构和第二读出放大器列。

公开(公告)号：CN1627521B

公开(公告)日：2010-05-26

申请号：CN200410100687.2

申请日：2004-12-08

Applicant: 尔必达存储器株式会社

Inventor： 藤泽宏树 ,  久保内修一

IPC: G11C7/22 ,  G11C11/34 ,  H01L27/108 ,  H01L27/10

CPC classification number: G11C7/109 ,  G11C7/1066 ,  G11C7/1078 ,  G11C7/22 ,  G11C11/4076 ,  G11C11/4082 ,  G11C11/4093

Abstract: 在一种半导体集成电路器件中，一个写命令译码器对写命令进行译码并输出译码脉冲。一个命令计数器电路对译码脉冲进行计数，作为命令的数目。一个锁存器电路响应来自命令计数器电路的计数输出而锁存写地址。一个延迟计数器电路响应译码脉冲对延迟进行计数。该半导体集成电路器件还包括一个用于当延迟计数器电路的计数值超过预定延迟值时接通一个列选择控制信号的电路，以及一个用于响应接通的列选择控制信号而输出由锁存器锁存的地址作为列地址的电路。该半导体集成电路器件响应接通的列选择控制信号而对列地址执行写操作。

公开(公告)号：CN100585735C

公开(公告)日：2010-01-27

申请号：CN200610136041.9

申请日：2006-10-20

Applicant: 尔必达存储器株式会社

Inventor： 藤泽宏树 ,  久保内修一 ,  黑木浩二

IPC: G11C11/4093 ,  G11C11/4076 ,  G11C7/10

CPC classification number: G11C11/4076 ,  G11C7/22 ,  G11C7/222

Abstract: 本发明的同步型半导体存储装置，包括：时钟发生器，生成相位互相偏差180°的正相/反相时钟；命令解码器，将外部命令解码，并输出与解码结果对应的命令信号；延迟设定单元，选择性地设定偶数延迟/奇数延迟；延迟计数器，包括第一/第二计数器电路；第一控制单元，在设定偶数延迟时，以使通过正相时钟取入的命令信号仅经由第一计数器电路、且使通过反相时钟取入的命令信号仅经由第二计数器电路的方式构成信号路径；以及第二控制单元，在设定奇数延迟时，以将通过正相时钟取入的命令信号从第一计数器电路移位到第二计数器电路、且将通过反相时钟取入的命令信号从第二计数器电路移位到第一计数器电路的方式构成信号路径。

公开(公告)号：CN100570738C

公开(公告)日：2009-12-16

申请号：CN200610071011.4

申请日：2006-03-30

Applicant: 尔必达存储器株式会社 ,  株式会社日立制作所

Inventor： 关口知纪 ,  大坂英树 ,  井户立身 ,  永岛靖 ,  片桐光昭 ,  安生一郎

IPC: G11C5/00 ,  G11C5/06

CPC classification number: G11C8/12 ,  G11C5/02 ,  G11C5/04 ,  G11C11/4074 ,  G11C11/4096 ,  H01L24/50

Abstract: 一种半导体存储器使用基础基片(101)，所述基础基片(101)具有命令/地址外部终端组(CA)、数据输入/输出外部终端组(DQ)、以及单个芯片选择外部终端(CS)，并且该半导体存储器还包括安装在基础基片(101)上的多个存储芯片(110到113)，每个所述存储芯片都能够单独地执行读写操作。终端(CA、DQ以及CS)连接到接口芯片(120)。接口芯片(120)具有芯片选择信号发生电路，其在经由终端(CA)馈送的地址信号的基础上以及经由终端(CS)馈送的芯片选择信号的基础上，能够单独地激活多个存储芯片(110到113)。

公开(公告)号：CN100530423C

公开(公告)日：2009-08-19

申请号：CN200610005085.8

申请日：2006-01-17

Applicant: 尔必达存储器株式会社

Inventor： 藤幸雄

IPC: G11C11/34 ,  G11C11/406 ,  G11C11/56 ,  G11C16/02

CPC classification number: G11C13/0069 ,  G11C11/406 ,  G11C11/4099 ,  G11C11/5678 ,  G11C13/0004 ,  G11C13/0033 ,  G11C13/0064 ,  G11C16/3431 ,  G11C16/349 ,  G11C2211/4061

Abstract: 一种实现相变元件的保持特性的改善的相变存储器及其刷新方法。利用属于DRAM接口互换的存储器这一点，设置被给予与读出·写入次数对应的应力的伪单元(109，110)，由比较电路(111，112)检出该伪单元的相变元件的阻抗值的变化，在阻抗值变为预先设定了的基准值及以上的场合(低阻抗化)，刷新要求电路(107)对未图示的内部电路要求刷新动作，对存储器单元和伪单元一次进行刷新，补正相变元件的编程阻抗值的偏差，在确保余量的同时，实现保持特性的改善。