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公开(公告)号：CN107577635B
公开(公告)日：2020-12-01
申请号：CN201710758156.X
申请日：2017-08-29
Applicant: 西安微电子技术研究所
IPC: G06F13/42
Abstract: 本发明公开了一种兼容AHB协议的非握手式JTAG调试链路及其调试方法，包括一侧设置有对外JTAG标准接口，另一侧设置有AHB标准主机接口的串并转换单元，所述串并转换单元利用IEEE1149.1协议自定义TAP控制器指令，通过扩展指令实现与AHB协议的无缝对接，依靠信息的相互解析，将上位机发出的高速串行调试命令映射到芯片内部的通信通道上，以模拟主机的行为向芯片全系统发出访问命令，然后将系统运行的关键状态信息重新转换成串行数据返回上位机。本发明相对传统调试手段速度更高、稳定性更好，且复用了标准DFT的JTAG接口，节省了芯片的管脚资源，构建了标准的JTAG接口和片上AMBA总线的转换通道，具有较高的实用价值和通用性。
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公开(公告)号：CN108845832A
公开(公告)日：2018-11-20
申请号：CN201810530629.5
申请日：2018-05-29
Applicant: 西安微电子技术研究所
IPC: G06F9/38
Abstract: 本发明公开了一种提高处理器主频的流水线细分装置，其连接顺序依次为指令Cache访问级、指令Cache选择级、译码级、寄存器访问级、执行级、数据Cache访问级、数据Cache选择级、异常处理级和数据写回级。通过降低片上一级Cache的访问延迟从而提高处理器主频的流水细分，从而满足在不增加Cache容量时能够提高处理器主频、或者在增加Cache容量后不损失处理器主频的实际应用需求。
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公开(公告)号：CN108762374A
公开(公告)日：2018-11-06
申请号：CN201810533146.0
申请日：2018-05-29
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种时钟管理电路及基于该电路的服务级芯片，包括时钟管理电路，其特征在于，包括使用三个分频电路对输入时钟信号进行分频，且三个分频电路的输出结果经过三模判决后的时钟信号输入给锁相环；其中锁相环还设置有四选一选择器，四选一选择器通过时钟管理电路的PAD_CONF端口输入信息，并且输出对应的锁相环倍频系数。通过小规模的电路结构降低时钟管理电路对锁相环的选择要求，提高了加固锁相环的通配性和集成灵活性，并针对高可靠的应用需求。相应的提高了服务级芯片中时钟管理单元对锁相环的集成能力，同时保证了时钟管理单元的可靠性。
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公开(公告)号：CN107085560A
公开(公告)日：2017-08-22
申请号：CN201710300299.6
申请日：2017-04-28
Applicant: 西安微电子技术研究所
IPC: G06F13/40
Abstract: 本发明公开了一种EMIF接口与AHB/APB时序桥接电路及其控制方法，所述桥接电路通过EMIF接口与外部DSP连接，桥接电路包括：DSP信号同步模块、DSP操作检测模块、地址映射控制器、数据位宽匹配器、AHB/APB时序生成状态机及配置寄存器。所述桥接电路集成于SoC片内，通过EMIF接口与外部DSP连接，完成对DSP访问时序的解析、拼接以及转换功能，最终实现对于片内资源的高效操作。所述桥接电路最多支持DSP对16路AHB/APB从机的访问控制。
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Patent Agency Ranking
公开(公告)号：CN107608846B
公开(公告)日：2020-09-29
申请号：CN201710765377.X
申请日：2017-08-30
Applicant: 西安微电子技术研究所
IPC: G06F11/267 , G06F11/273 , G01R31/28
Abstract: 本发明公开了一种针对FPGA内嵌TAP接口的调试链路及调试方法，通过设置一个UART串口作为片上互连总线上的主机，为调试软件提供发起片上访问的通信链路，并将用户自定义的JTAG与TAP链路上的观测点以从机的形式也映射到片上互连总线的虚拟从机中，通过串口调试软件实时检查观测点的状态，确认用户自定义设计的正确性。本发明具有调试范围广泛、可观性高且易于操作的特点，所需要的软硬件环境都是成熟设计，无需新增研发任务即可快速实现调试目的，相对于示波器调试需要反复修改和综合设计，本发明将观测点大规模的集成于片上可寻址空间，只需要一次设计就可完成所有的调试任务，能够大幅度缩短调试周期。
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公开(公告)号：CN107608846A
公开(公告)日：2018-01-19
申请号：CN201710765377.X
申请日：2017-08-30
Applicant: 西安微电子技术研究所
IPC: G06F11/267 , G06F11/273 , G01R31/28
Abstract: 本发明公开了一种针对FPGA内嵌TAP接口的调试链路及调试方法，通过设置一个UART串口作为片上互连总线上的主机，为调试软件提供发起片上访问的通信链路，并将用户自定义的JTAG与TAP链路上的观测点以从机的形式也映射到片上互连总线的虚拟从机中，通过串口调试软件实时检查观测点的状态，确认用户自定义设计的正确性。本发明具有调试范围广泛、可观性高且易于操作的特点，所需要的软硬件环境都是成熟设计，无需新增研发任务即可快速实现调试目的，相对于示波器调试需要反复修改和综合设计，本发明将观测点大规模的集成于片上可寻址空间，只需要一次设计就可完成所有的调试任务，能够大幅度缩短调试周期。
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公开(公告)号：CN106682296A
公开(公告)日：2017-05-17
申请号：CN201611180186.9
申请日：2016-12-19
Applicant: 西安微电子技术研究所
IPC: G06F17/50
CPC classification number: G06F17/5054 , G06F17/5068
Abstract: 本发明公开了一种面向FPGA的多路通用化配置加载控制系统及方法，包括主机接口、主机接口选择模块、帧解析模块、寄存器配置模块、存储器控制模块和FPGA加载控制模块，各模块之间通过互连的交互信号完成整个系统的配置加载控制工作，实现了存储器配置FPGA和主机直接配置FPGA两种配置加载方式，实现了在轨平台的实时配置加载和自刷新控制，针对地面平台和在轨应用进行接口兼容性控制，实现针对不同应用环境的访问控制接口，提高了产品的环境适应性。
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公开(公告)号：CN107577635A
公开(公告)日：2018-01-12
申请号：CN201710758156.X
申请日：2017-08-29
Applicant: 西安微电子技术研究所
IPC: G06F13/42
Abstract: 本发明公开了一种兼容AHB协议的非握手式JTAG调试链路及其调试方法，包括一侧设置有对外JTAG标准接口，另一侧设置有AHB标准主机接口的串并转换单元，所述串并转换单元利用IEEE1149.1协议自定义TAP控制器指令，通过扩展指令实现与AHB协议的无缝对接，依靠信息的相互解析，将上位机发出的高速串行调试命令映射到芯片内部的通信通道上，以模拟主机的行为向芯片全系统发出访问命令，然后将系统运行的关键状态信息重新转换成串行数据返回上位机。本发明相对传统调试手段速度更高、稳定性更好，且复用了标准DFT的JTAG接口，节省了芯片的管脚资源，构建了标准的JTAG接口和片上AMBA总线的转换通道，具有较高的实用价值和通用性。
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公开(公告)号：CN107085560B
公开(公告)日：2019-12-03
申请号：CN201710300299.6
申请日：2017-04-28
Applicant: 西安微电子技术研究所
IPC: G06F13/40
Abstract: 本发明公开了一种EMIF接口与AHB/APB时序桥接电路及其控制方法，所述桥接电路通过EMIF接口与外部DSP连接，桥接电路包括：DSP信号同步模块、DSP操作检测模块、地址映射控制器、数据位宽匹配器、AHB/APB时序生成状态机及配置寄存器。所述桥接电路集成于SoC片内，通过EMIF接口与外部DSP连接，完成对DSP访问时序的解析、拼接以及转换功能，最终实现对于片内资源的高效操作。所述桥接电路最多支持DSP对16路AHB/APB从机的访问控制。
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