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公开(公告)号：CN101373789A
公开(公告)日：2009-02-25
申请号：CN200810145381.7
申请日：2008-08-07
Applicant: 株式会社瑞萨科技
IPC: H01L29/78 , H01L29/792 , H01L27/115 , H01L21/336 , H01L21/8247
CPC classification number: H01L29/66833 , H01L27/115 , H01L27/11563 , H01L27/11568 , H01L29/792
Abstract: 本发明提供一种在将电荷存储在绝缘体内的非易失性存储器中能使数据保持特性提高的技术。将介于存储栅电极(MG)和半导体衬底(1)之间的电荷存储层(CSL)形成得比存储栅电极(MG)的栅极长度或绝缘膜(6b、6t)的长度短，并使电荷存储层(CSL)与源极区域(Srm)的重叠量(Lono)小于40nm。由此，在写入状态下，因反复进行重写而产生的存储在源极区域(Srm)上的电荷存储层(CSL)的空穴减少，局部存在于电荷存储层(CSL)中的电子和空穴的横向方向移动减少，因此能够减小进行了高温保持时的阈值电压的变化。另外，当使有效沟道长度为30nm以下时，确定阈值电压的外观上的空穴减少，电荷存储层(CSL)中的电子与空穴的结合减少，因此，能够减小进行了室温保持时的阈值电压的变化。
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公开(公告)号：CN101373633A
公开(公告)日：2009-02-25
申请号：CN200810130845.7
申请日：2008-08-19
Applicant: 株式会社瑞萨科技
IPC: G11C16/02 , G11C16/14 , H01L27/115 , G11C16/30
Abstract: 本发明提供一种非易失性半导体存储器件。使构成存储器单元的栅电极为浮置状态，使相邻的其他栅电极的电位发生变化，利用该变化和电容耦合比对栅电极的电位进行降压。例如还将栅电极和其他栅电极连接而进行电荷共享，然后，利用与相邻的其他栅电极的电容耦合对另外的栅电极进行降压，从而能够将另外的栅电极的电位降压较大。由此，能够降低电荷泵电路的发生电压电平。其结果是能减小电荷泵电路的规模或不需要该电路本身，能缩小芯片面积。
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公开(公告)号：CN1505156A
公开(公告)日：2004-06-16
申请号：CN200310117021.3
申请日：2003-11-27
Applicant: 株式会社瑞萨科技
IPC: H01L27/105 , H01L27/115 , H01L29/788 , H01L29/792 , G11C16/02 , H01L21/8247 , H01L21/8234
CPC classification number: H01L27/11526 , G11C16/0491 , H01L27/115 , H01L27/11521 , H01L27/11546 , H01L29/42324
Abstract: 本发明的目的在于提供涉及使用3层多晶硅栅极的虚拟接地式存储单元的微细化、高性能化和成品率提高的新的非易失性快擦写半导体存储器件及其制造方法。在本发明的存储单元中，在浮置栅极115b的端面之中分别与字线117a和沟道垂直的方向上存在的2个端面的各自的一部分，被形成得使之中间间隔绝缘膜110a地置于第3栅极109a的上部之上。尚采用本发明，则可以缩小非易失性半导体存储器件的存储单元面积，提高动作速度，还可以实现成品率的提高。
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Patent Agency Ranking
公开(公告)号：CN101373789B
公开(公告)日：2010-09-29
申请号：CN200810145381.7
申请日：2008-08-07
Applicant: 株式会社瑞萨科技
IPC: H01L29/78 , H01L29/792 , H01L27/115 , H01L21/336 , H01L21/8247
CPC classification number: H01L29/66833 , H01L27/115 , H01L27/11563 , H01L27/11568 , H01L29/792
Abstract: 本发明提供一种在将电荷存储在绝缘体内的非易失性存储器中能使数据保持特性提高的技术。将介于存储栅电极(MG)和半导体衬底(1)之间的电荷存储层(CSL)形成得比存储栅电极(MG)的栅极长度或绝缘膜(6b、6t)的长度短，并使电荷存储层(CSL)与源极区域(Srm)的重叠量(Lono)小于40nm。由此，在写入状态下，因反复进行重写而产生的存储在源极区域(Srm)上的电荷存储层(CSL)的空穴减少，局部存在于电荷存储层(CSL)中的电子和空穴的横向方向移动减少，因此能够减小进行了高温保持时的阈值电压的变化。另外，当使有效沟道长度为30nm以下时，确定阈值电压的外观上的空穴减少，电荷存储层(CSL)中的电子与空穴的结合减少，因此，能够减小进行了室温保持时的阈值电压的变化。
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公开(公告)号：CN100580934C
公开(公告)日：2010-01-13
申请号：CN200710186822.3
申请日：2007-11-22
Applicant: 株式会社瑞萨科技
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L27/115 , G11C16/0466 , H01L27/11521 , H01L27/11524 , H01L29/7851
Abstract: 本发明提供一种非易失性半导体存储器件及其制造方法。能够提高分离栅极型MONOS存储单元的抗误写入(干扰)性能，并且使该存储单元高速动作。取消元件分离区域以及存储晶体管与选择晶体管之间的绝缘区域中的电荷积蓄膜，使得不对该部位注入或积蓄电荷。并且，在元件分离区域上，在比选择晶体管的栅极电极从硅衬底(000)表面高出的位置结束存储晶体管的栅极电极，从而降低存储晶体管和选择晶体管之间的电容。
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公开(公告)号：CN101373775A
公开(公告)日：2009-02-25
申请号：CN200810210991.0
申请日：2008-08-20
Applicant: 株式会社瑞萨科技
IPC: H01L27/115 , H01L29/792 , H01L29/423 , H01L21/8247 , H01L21/336 , H01L21/28
CPC classification number: H01L27/11568 , H01L27/115 , H01L29/66833 , H01L29/792
Abstract: 本发明提供一种半导体存储器件，在包含选择用nMIS(Qnc)和在选择用nMIS(Qnc)的侧面隔着绝缘膜(6b)、(6t)和电荷存储层(CSL)形成的存储用nMIS(Qnm)的存储单元(MC1)中，将选择栅电极(CG)的栅极长度方向端部之下的栅极绝缘膜(4)的厚度形成得比栅极长度方向中央部之下的栅极绝缘膜(4)的厚度厚，并将位于选择栅电极(CG)和电荷存储层(CSL)之间、且最靠近半导体衬底(1)的下层绝缘膜(6b)的厚度形成为位于半导体衬底(1)和电荷存储层(CSL)之间的下层绝缘膜(6b)的厚度的1.5倍以下。能够在分割栅型MONOS存储单元中提高采用SSI方式进行写入时的抗干扰性。
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公开(公告)号：CN100383974C
公开(公告)日：2008-04-23
申请号：CN200310117021.3
申请日：2003-11-27
Applicant: 株式会社瑞萨科技
IPC: H01L27/105 , H01L27/115 , H01L29/788 , H01L29/792 , G11C16/02 , H01L21/8247 , H01L21/8234
Abstract: 本发明的目的在于提供涉及使用3层多晶硅栅极的虚拟接地式存储单元的微细化、高性能化和成品率提高的新的非易失性快擦写半导体存储器件及其制造方法。在本发明的存储单元中，在浮置栅极115b的端面之中分别与字线117a和沟道垂直的方向上存在的2个端面的各自的一部分，被形成得使之中间间隔绝缘膜110a地置于第3栅极109a的上部之上。倘采用本发明，则可以缩小非易失性半导体存储器件的存储单元面积，提高动作速度，还可以实现成品率的提高。
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公开(公告)号：CN101207135A
公开(公告)日：2008-06-25
申请号：CN200710186822.3
申请日：2007-11-22
Applicant: 株式会社瑞萨科技
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L27/115 , G11C16/0466 , H01L27/11521 , H01L27/11524 , H01L29/7851
Abstract: 本发明提供一种非易失性半导体存储器件及其制造方法。能够提高分离栅极型MONOS存储单元的抗误写入(干扰)性能，并且使该存储单元高速动作。取消元件分离区域以及存储晶体管与选择晶体管之间的绝缘区域中的电荷积蓄膜，使得不对该部位注入或积蓄电荷。并且，在元件分离区域上，在比选择晶体管的栅极电极从硅衬底(000)表面高出的位置结束存储晶体管的栅极电极，从而降低存储晶体管和选择晶体管之间的电容。
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