公开(公告)号：CN100383974C

公开(公告)日：2008-04-23

申请号：CN200310117021.3

申请日：2003-11-27

Applicant: 株式会社瑞萨科技

Inventor： 小林孝 ,  笹子佳孝 ,  有金刚 ,  池田良广 ,  金光贤司

IPC: H01L27/105 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792 ,  G11C16/02 ,  H01L21/8247 ,  H01L21/8234

Abstract: 本发明的目的在于提供涉及使用3层多晶硅栅极的虚拟接地式存储单元的微细化、高性能化和成品率提高的新的非易失性快擦写半导体存储器件及其制造方法。在本发明的存储单元中，在浮置栅极115b的端面之中分别与字线117a和沟道垂直的方向上存在的2个端面的各自的一部分，被形成得使之中间间隔绝缘膜110a地置于第3栅极109a的上部之上。倘采用本发明，则可以缩小非易失性半导体存储器件的存储单元面积，提高动作速度，还可以实现成品率的提高。

公开(公告)号：CN1501455A

公开(公告)日：2004-06-02

申请号：CN200310103000.6

申请日：2003-10-31

Applicant: 株式会社瑞萨科技

Inventor： 平岩篤 ,  酒井哲 ,  石川大 ,  池田良广

IPC: H01L21/314 ,  H01L21/3105 ,  H01L21/283 ,  H01L21/336 ,  H01L21/8234

CPC classification number: H01L21/28185 ,  H01L21/28194 ,  H01L21/28273 ,  H01L21/3105 ,  H01L21/823857 ,  H01L27/105 ,  H01L27/11521 ,  H01L27/11526 ,  H01L29/513 ,  H01L29/518 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 用低温处理来形成膜质量不比热氧化膜逊色的氧化膜。在除去了构成半导体晶片(2W)的衬底(2S)的有源区域上的绝缘膜后，在半导体晶片(2W)的主表面上，通过减压CVD法淀积例如氧化硅膜构成的绝缘膜(6a)。该绝缘膜(6a)是后面形成MIS·FET的栅极绝缘膜的膜。接着，对该绝缘膜(6a)在含有氧的气氛中按箭头模式的那样实施等离子体处理(氧等离子体处理)。由此，可以将CVD法形成的绝缘膜(6a)的膜质量改善为与热氧化膜形成的绝缘膜相同的膜质量。

公开(公告)号：CN101587865A

公开(公告)日：2009-11-25

申请号：CN200910145972.9

申请日：2004-07-19

Applicant: 株式会社瑞萨科技

Inventor： 福村达也 ,  池田良广 ,  鸣海俊一 ,  武末出美

IPC: H01L21/8247 ,  H01L21/28 ,  H01L27/115 ,  H01L29/78 ,  H01L29/423

CPC classification number: H01L27/11517 ,  G11C16/0433 ,  H01L21/32053 ,  H01L21/32055 ,  H01L21/768 ,  H01L27/115 ,  H01L27/11521 ,  H01L29/42324 ,  H01L29/42376

Abstract: 本发明涉及减小尺寸的具有非易失存储器的半导体器件。在具有AND型快闪存储器中，多个非易失存储单元具有有多个第一电极、与多个第一电极交叉的多个字线以及多个浮置栅极，所述浮置栅极设置在分别位于多个相邻第一电极之间的部分上且在平面图上与多个字线重叠，多个浮置栅极形成为横截面为凸起状，并且比第一电极高。结果是，即使减小非易失存储单元的尺寸，也可以很容易地处理浮置栅极。此外，可以提高字线的浮置栅极和控制栅极之间的耦合比而不增加由非易失存储单元所占据的面积。

公开(公告)号：CN1591904A

公开(公告)日：2005-03-09

申请号：CN200410069773.1

申请日：2004-07-19

Applicant: 株式会社瑞萨科技

Inventor： 福村达也 ,  池田良广 ,  鸣海俊一 ,  武末出美

IPC: H01L29/78 ,  H01L27/115 ,  H01L27/105 ,  H01L21/8247 ,  H01L21/8239

CPC classification number: H01L27/11517 ,  G11C16/0433 ,  H01L21/32053 ,  H01L21/32055 ,  H01L21/768 ,  H01L27/115 ,  H01L27/11521 ,  H01L29/42324 ,  H01L29/42376

Abstract: 本发明涉及减小尺寸的具有非易失存储器的半导体器件。在具有AND型快闪存储器中，多个非易失存储单元具有有多个第一电极、与多个第一电极交叉的多个字线以及多个浮置栅极，所述浮置栅极设置在分别位于多个相邻第一电极之间的部分上且在平面图上与多个字线重叠，多个浮置栅极形成为横截面为凸起状，并且比第一电极高。结果是，即使减小非易失存储单元的尺寸，也可以很容易地处理浮置栅极。此外，可以提高字线的浮置栅极和控制栅极之间的耦合比而不增加由非易失存储单元所占据的面积。

公开(公告)号：CN1505156A

公开(公告)日：2004-06-16

申请号：CN200310117021.3

申请日：2003-11-27

Applicant: 株式会社瑞萨科技

Inventor： 小林孝 ,  笹子佳孝 ,  有金刚 ,  池田良广 ,  金光贤司

IPC: H01L27/105 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792 ,  G11C16/02 ,  H01L21/8247 ,  H01L21/8234

CPC classification number: H01L27/11526 ,  G11C16/0491 ,  H01L27/115 ,  H01L27/11521 ,  H01L27/11546 ,  H01L29/42324

Abstract: 本发明的目的在于提供涉及使用3层多晶硅栅极的虚拟接地式存储单元的微细化、高性能化和成品率提高的新的非易失性快擦写半导体存储器件及其制造方法。在本发明的存储单元中，在浮置栅极115b的端面之中分别与字线117a和沟道垂直的方向上存在的2个端面的各自的一部分，被形成得使之中间间隔绝缘膜110a地置于第3栅极109a的上部之上。尚采用本发明，则可以缩小非易失性半导体存储器件的存储单元面积，提高动作速度，还可以实现成品率的提高。