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公开(公告)号：CN107506509A
公开(公告)日：2017-12-22
申请号：CN201710271230.5
申请日：2017-04-18
Applicant: 株式会社日立制作所
IPC: G06F17/50
Abstract: 本发明涉及应用逻辑及其验证方法和构成方法，提供与SIL4相当的高安全性的应用逻辑。该应用逻辑的验证方法具备：一个或多个宏逻辑，进行规定的运算；宏运算控制部，为了使宏逻辑进行运算而向宏逻辑指示开始运算；和运算数据存储区域，对数据进行存储。该应用逻辑分别针对宏逻辑、宏运算控制部、运算数据存储区域，进行基于形式验证语言的属性描述的静态验证，针对宏逻辑的至少一个，还进行基于仿真的动态验证。
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公开(公告)号：CN1700599A
公开(公告)日：2005-11-23
申请号：CN200510072780.1
申请日：2000-12-21
Applicant: 株式会社日立制作所
IPC: H03K19/0175
CPC classification number: H03K19/0016 , H03K19/018521
Abstract: 具备本发明的电平变换电路的半导体器件，由用低压电源(VDD)使电平变换电路(LSC)进行动作的升压部分，和用高压电源(VDDQ)进行动作的电路部分(LSC2)构成。升压部分使用永远可以得到2×VDD电平的升压电路，以便使低压电源(VDD)可以在亚1V下进行动作。此外，使该低压电路作成为可以仅仅用可以高速动作的薄的氧化膜厚的MOSFET构成的电路构成。再有，为了使阻止在低压一侧电路CB1的睡眠模式时发生的电平变换电路的漏电流的设计容易化，在电路部分(LSC2)中，设置不需要来自外部的控制信号且在内部自律地对漏电流进行控制的电路(LPC)。
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公开(公告)号：CN1409895A
公开(公告)日：2003-04-09
申请号：CN00816937.3
申请日：2000-12-21
Applicant: 株式会社日立制作所
IPC: H03K19/0175
CPC classification number: H03K19/0016 , H03K19/018521
Abstract: 具备本发明的电平变换电路的半导体器件，由用低压电源(VDD)使电平变换电路(LSC)进行动作的升压部分，和用高压电源(VDDQ)进行动作的电路部分(LSC2)构成。升压部分使用永远可以得到2×VDD电平的升压电路，以便使低压电源(VDD)可以在亚1V下进行动作。此外，使该低压电路作成为可以仅仅用可以高速动作的薄的氧化膜厚的MOSFET构成的电路构成。再有，为了使阻止在低压一侧电路CB1的睡眠模式时发生的电平变换电路的漏电流的设计容易化，在电路部分(LSC2)中，设置不需要来自外部的控制信号且在内部自律地对漏电流进行控制的电路(LPC)。
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公开(公告)号：CN1241753A
公开(公告)日：2000-01-19
申请号：CN99108899.9
申请日：1999-06-30
Applicant: 株式会社日立制作所
CPC classification number: G11C7/1006 , G06F12/0215 , G06F12/0893 , G06F13/161 , G06F2212/3042 , G11C7/065 , G11C11/4091 , G11C11/4093 , G11C2207/104 , G11C2207/2245
Abstract: 为使多存储体的存储器的快速存取(与前存取的字线不同的读出存取)高速化,使用多存储体构成的宏存储器,并将数据保持在各存储体的读出放大器中,当存取命中该保持数据时,输出锁存的数据,从而高速化。即使各存储体有读出放大器高速缓存功能。为进一步提高这种命中率,在存取宏存储器后,存取控制电路先行发生下一地址(加上规定的位移地址),并把它预先读出到其它存储体的读出放大器中。
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公开(公告)号：CN100428194C
公开(公告)日：2008-10-22
申请号：CN200410100391.0
申请日：1999-06-30
Applicant: 株式会社日立制作所
IPC: G06F12/08 , G11C11/4091 , G11C11/4093 , G11C7/06
CPC classification number: G11C7/1006 , G06F12/0215 , G06F12/0893 , G06F13/161 , G06F2212/3042 , G11C7/065 , G11C11/4091 , G11C11/4093 , G11C2207/104 , G11C2207/2245
Abstract: 半导体存储器和高速缓存器，为使多存储体的存储器的快速存取(与前存取的字线不同的读出存取)高速化，使用多存储体构成的宏存储器，并将数据保持在各存储体的读出放大器中，当存取命中该保持数据时，输出锁存的数据，从而高速化。即使各存储体有读出放大器高速缓存功能。为进一步提高这种命中率，在存取宏存储器后，存取控制电路先行发生下一地址(加上规定的位移地址)，并把它预先读出到其它存储体的读出放大器中。
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Patent Agency Ranking
公开(公告)号：CN1258877C
公开(公告)日：2006-06-07
申请号：CN02129868.8
申请日：2002-08-20
Applicant: 株式会社日立制作所
CPC classification number: H03K5/1534 , H03K3/356113 , H03K19/018521
Abstract: 具备接受第1信号，输出更大振幅的第2信号的差动型电平变换电路的半导体器件，上述差动型电平变换电路具有：接受第1信号的第1MISFET对；对第1MISFET对进行耐压缓和的第2MISFEET对；锁存要输出的第2信号且具有交叉耦合栅极的第3MISFET对，第2MISFET对栅极绝缘膜比第1MISFEET对栅极绝缘膜厚，第3MISFET对栅极绝缘膜比第1MISFET对栅极绝缘膜厚，第2MISFET对阈值电压的绝对值比第3MISFEET对阈值电压的绝对值小，第1MISFET对阈值电压的绝对值比第3MISFET对阈值电压的绝对值小。即便电平变换振幅差大到4倍以上也可以进行高速电平变换。
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公开(公告)号：CN1210869C
公开(公告)日：2005-07-13
申请号：CN00816937.3
申请日：2000-12-21
Applicant: 株式会社日立制作所
IPC: H03K19/0185
CPC classification number: H03K19/0016 , H03K19/018521
Abstract: 具备本发明的电平变换电路的半导体器件，由用低压电源(VDD)使电平变换电路(LSC)进行动作的升压部分，和用高压电源(VDDQ)进行动作的电路部分(LSC2)构成。升压部分使用永远可以得到2×VDD电平的升压电路，以便使低压电源(VDD)可以在亚1V下进行动作。此外，使该低压电路作成为可以仅仅用可以高速动作的薄的氧化膜厚的MOSFET构成的电路构成。再有，为了使阻止在低压一侧电路CB1的睡眠模式时发生的电平变换电路的漏电流的设计容易化，在电路部分(LSC2)中，设置不需要来自外部的控制信号且在内部自律地对漏电流进行控制的电路(LPC)。
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公开(公告)号：CN117413282A
公开(公告)日：2024-01-16
申请号：CN202280034361.0
申请日：2022-02-01
Applicant: 株式会社日立制作所
IPC: G06N10/00
Abstract: 量子计算机系统具有：虚拟量子计算机，其基于预定的参数对实机量子计算机的动作进行模拟，所述实机量子计算机执行基于量子比特组的量子运算；以及控制装置，其控制所述实机量子计算机和所述虚拟量子计算机，所述虚拟量子计算机具有推定部，该推定部模拟所述实机量子计算机的动作来推定所述量子比特组中的关注量子比特的状态，所述控制装置具有反馈控制部，该反馈控制部变更所述参数，直至由所述推定部得出的所述关注量子比特的推定状态与来自所述实机量子计算机的量子运算结果的背离成为第一设计值以下为止，并将变更后的参数发送至所述虚拟量子计算机。
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公开(公告)号：CN107526861B
公开(公告)日：2020-11-17
申请号：CN201710224087.4
申请日：2017-04-07
Applicant: 株式会社日立制作所
IPC: G06F30/343 , G06F30/347 , G06F115/06
Abstract: 本发明提供一种半导体LSI设计装置以及设计方法。在控制装置中，提供削减逻辑安装所需的资源的技术。为此，构成一种半导体LSI设计装置，其生成根据应用程序规格由在功能块库中所定义的功能块所构成的组合电路，并附加组合电路内的功能块的运算顺序，以使在连接到输入引脚的功能块的运算结束后开始运算，并转换为分时方式来多次使用功能块的顺序电路，提取所述顺序电路的执行时的运算顺序，判断附加到所述组合电路的运算顺序与提取出的所述运算顺序的一致。
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公开(公告)号：CN107526861A
公开(公告)日：2017-12-29
申请号：CN201710224087.4
申请日：2017-04-07
Applicant: 株式会社日立制作所
IPC: G06F17/50
Abstract: 本发明提供一种半导体LSI设计装置以及设计方法。在控制装置中，提供削减逻辑安装所需的资源的技术。为此，构成一种半导体LSI设计装置，其生成根据应用程序规格由在功能块库中所定义的功能块所构成的组合电路，并附加组合电路内的功能块的运算顺序，以使在连接到输入引脚的功能块的运算结束后开始运算，并转换为分时方式来多次使用功能块的顺序电路，提取所述顺序电路的执行时的运算顺序，判断附加到所述组合电路的运算顺序与提取出的所述运算顺序的一致。
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