公开(公告)号：CN107506509A

公开(公告)日：2017-12-22

申请号：CN201710271230.5

申请日：2017-04-18

Applicant: 株式会社日立制作所

Inventor： 本谷彻 ,  白石雅裕 ,  西川悟史 ,  山本圭辅 ,  鸟羽忠信 ,  上薗巧 ,  原田英雄 ,  菅野雄介

IPC: G06F17/50

Abstract: 本发明涉及应用逻辑及其验证方法和构成方法，提供与SIL4相当的高安全性的应用逻辑。该应用逻辑的验证方法具备：一个或多个宏逻辑，进行规定的运算；宏运算控制部，为了使宏逻辑进行运算而向宏逻辑指示开始运算；和运算数据存储区域，对数据进行存储。该应用逻辑分别针对宏逻辑、宏运算控制部、运算数据存储区域，进行基于形式验证语言的属性描述的静态验证，针对宏逻辑的至少一个，还进行基于仿真的动态验证。

公开(公告)号：CN107506509B

公开(公告)日：2020-08-07

申请号：CN201710271230.5

申请日：2017-04-18

Applicant: 株式会社日立制作所

Inventor： 本谷彻 ,  白石雅裕 ,  西川悟史 ,  山本圭辅 ,  鸟羽忠信 ,  上薗巧 ,  原田英雄 ,  菅野雄介

IPC: G06F30/20 ,  G06F30/327

Abstract: 本发明涉及应用逻辑及其验证方法和构成方法，提供与SIL4相当的高安全性的应用逻辑。该应用逻辑的验证方法具备：一个或多个宏逻辑，进行规定的运算；宏运算控制部，为了使宏逻辑进行运算而向宏逻辑指示开始运算；和运算数据存储区域，对数据进行存储。该应用逻辑分别针对宏逻辑、宏运算控制部、运算数据存储区域，进行基于形式验证语言的属性描述的静态验证，针对宏逻辑的至少一个，还进行基于仿真的动态验证。

公开(公告)号：CN107526861B

公开(公告)日：2020-11-17

申请号：CN201710224087.4

申请日：2017-04-07

Applicant: 株式会社日立制作所

Inventor： 上薗巧 ,  鸟羽忠信 ,  菅野雄介 ,  白石雅裕 ,  原田英雄 ,  西川悟史 ,  本谷彻

IPC: G06F30/343 ,  G06F30/347 ,  G06F115/06

Abstract: 本发明提供一种半导体LSI设计装置以及设计方法。在控制装置中，提供削减逻辑安装所需的资源的技术。为此，构成一种半导体LSI设计装置，其生成根据应用程序规格由在功能块库中所定义的功能块所构成的组合电路，并附加组合电路内的功能块的运算顺序，以使在连接到输入引脚的功能块的运算结束后开始运算，并转换为分时方式来多次使用功能块的顺序电路，提取所述顺序电路的执行时的运算顺序，判断附加到所述组合电路的运算顺序与提取出的所述运算顺序的一致。

公开(公告)号：CN107526861A

公开(公告)日：2017-12-29

申请号：CN201710224087.4

申请日：2017-04-07

Applicant: 株式会社日立制作所

Inventor： 上薗巧 ,  鸟羽忠信 ,  菅野雄介 ,  白石雅裕 ,  原田英雄 ,  西川悟史 ,  本谷彻

IPC: G06F17/50

Abstract: 本发明提供一种半导体LSI设计装置以及设计方法。在控制装置中，提供削减逻辑安装所需的资源的技术。为此，构成一种半导体LSI设计装置，其生成根据应用程序规格由在功能块库中所定义的功能块所构成的组合电路，并附加组合电路内的功能块的运算顺序，以使在连接到输入引脚的功能块的运算结束后开始运算，并转换为分时方式来多次使用功能块的顺序电路，提取所述顺序电路的执行时的运算顺序，判断附加到所述组合电路的运算顺序与提取出的所述运算顺序的一致。