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公开(公告)号：CN107463442A
公开(公告)日：2017-12-12
申请号：CN201710566062.2
申请日：2017-07-12
Applicant: 北京控制工程研究所
IPC: G06F9/50
Abstract: 本发明提出了一种星载多核SoC任务级负载均衡并行调度方法，步骤如下：将多核任务控制块TCB作为节点构建全局任务调度队列；调度器模块初始化时创建4个优先级最低的空闲任务，并加入全局任务调度队列OSTaskRdyList；多核SoC系统的多个处理器核并行运行调度器模块；调度器模块采用自旋锁访问全局任务调度队列OSTaskRdyList，从全局任务调度队列OSTaskRdyList中取得当前优先级最高的任务T1；调度器模块查找空闲的处理器核或者运行最低优先级任务的处理器核，把优先级最高的任务调度到该处理器核上。本发明解决了多任务在多核SoC上均衡分配和并行运行的问题，大幅度提高了多核SoC的计算和处理效率。
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公开(公告)号：CN104202513B
公开(公告)日：2017-05-31
申请号：CN201410306767.7
申请日：2014-06-30
Applicant: 北京控制工程研究所
IPC: H04N5/232
Abstract: 一种基于FPGA的通用多模式图像预处理方法，步骤如下：处理器设置预处理电路的存图模式，共有原图模式、自适应灰度加权滤波模式和窗口模式三种；原图模式：依据行场信号，将数据顺次存入片外存储器；滤波模式：图像数据进行自适应梯度加权滤波后，仅将像素大于0的有效像元的原始灰度值、滤波灰度值及行、列位置信息进行存储；开窗模式：进行窗口截取处理，每帧图像数据的第一字节为窗口编号，第二字节为行编号，后续字节为像元数据；依据窗口编号和行编号计算该行首个像元存储位置，然后以该地址为首地址存储后续像元数据。本发明提高了图像预处理电路的存储效率，提升了系统处理运算性能。
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公开(公告)号：CN104268078B
公开(公告)日：2017-03-15
申请号：CN201410492013.5
申请日：2014-09-23
Applicant: 北京控制工程研究所
IPC: G06F11/36
Abstract: 本发明公开了一种基于参数化IP测试用例集合的芯片自动化验证方法，采用传统验证方法加入IP测试用例的测试激励来实现，步骤如下：设计构成芯片的每个IP的测试用例集合；对构成芯片的每个IP的参数进行配置；根据IP在芯片设计时的参数定义配置相应的测试用例集合；基于配置后的测试用例集合对芯片中每个IP进行测试，以验证设计的正确性。本发明实现简单并且大幅减少了针对同一IP重新编写测试用例的开销，提升了基于IP构建的芯片验证的效率。
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公开(公告)号：CN103490763B
公开(公告)日：2016-08-24
申请号：CN201310397283.3
申请日：2013-09-04
Applicant: 北京控制工程研究所
IPC: H03K19/0175
Abstract: 一种自储能大功率OC驱动接口电路，可在不依赖外部条件下可靠关断自身电源，该电路由防串电电路、脉冲产生电路、脉冲驱动电路及对应储能电路组成。本发明具有设计简单，成本低、保持时间可调、灵活可靠的优点，实用性强。采用本发明可确保OC指令发出后可靠关断自身电源，提高了指令可靠度。
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公开(公告)号：CN105357147A
公开(公告)日：2016-02-24
申请号：CN201510859856.9
申请日：2015-11-30
Applicant: 北京控制工程研究所
IPC: H04L12/861 , H04L12/863 , H04L12/24 , G06F15/173
Abstract: 一种高速高可靠的片上网络适配单元，包括资源接口模块、DMA控制模块、数据同步模块、网络接口模块；资源接口模块产生接收使能、发送使能，DMA控制模块进行接收使能时，控制数据同步模块、网络接口模块进行数据接收，进行发送使能时，控制数据同步模块、网络接口模块进行数据发送，数据同步模块进行接收使能时允许网络接口模块写入数据并送至接收缓冲区，进行发送使能时允许网络接口模块从发送缓冲区读取数据并发送，网络接口模块进行接收使能时收到网络数据包后送至数据同步模块，进行发送使能时读取数据形成网络数据包发送至片上路由器。本发明解决了异步时钟域间任意长度数据包高速传输的瓶颈问题，提高了系统实时性。
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Patent Agency Ranking
公开(公告)号：CN102541623A
公开(公告)日：2012-07-04
申请号：CN201110433239.4
申请日：2011-12-20
Applicant: 北京控制工程研究所
IPC: G06F9/455
Abstract: 一种嵌入式处理器的存储空间模拟方法，提供了嵌入式处理器的存储空间模拟方法。该方法可以模拟嵌入式处理器的完整存储空间，通过采用分页的方式来模拟大容量的完整存储空间，在分页机制下，只模拟程序中真正使用到的那部分存储空间，从而节省了模拟所需的空间开销；本方明针对不同的地址范围，采用静态模拟和动态模拟相结合的混合模拟方法，实现了一种效率高、开销低的大容量存储空间模拟机制。
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公开(公告)号：CN105141291B
公开(公告)日：2018-02-09
申请号：CN201510346149.X
申请日：2015-06-19
Applicant: 北京控制工程研究所
IPC: H03K3/02
Abstract: 一种基于单相位时钟的抗辐射触发器电路结构，包括时钟生成模块、数据滤波模块、第一单相位时钟基本触发器模块、第二单相位时钟基本触发器模块、第三单相位时钟基本触发器模块、第一DICE加固模块、第二DICE加固模块、第三DICE加固模块、第一C单元模块、第二C单元模块、第三C单元模块和选举模块。本发明触发器电路结构采用单相时钟技术，与现有的触发器技术相比，不仅节省了面积开销并降低功耗，而且避免了主从结构触发器中的时序冗余，提升触发器的时序性能，另外本发明触发器电路结构采用混合DICE+TMR结构，提高了触发器的触发脉冲，增强了抗单粒子翻转和单粒子脉冲的能力。
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公开(公告)号：CN106603420A
公开(公告)日：2017-04-26
申请号：CN201611045924.9
申请日：2016-11-22
Applicant: 北京控制工程研究所
IPC: H04L12/771 , H04L12/931 , H04L12/935 , H04L12/703 , H04L12/803
CPC classification number: H04L45/60 , H04L45/28 , H04L47/125 , H04L49/201 , H04L49/30
Abstract: 一种具有实时和容错特性的片上网络路由器，包括多个结构功能相同的网络接口、路由决策模块、数据交换模块，网络接口校验外部网络数据包后进行缓存，发送接收缓存非空信号至路由决策模块，将写入的地址微片、数据微片或者地址微片运算结果至外部；路由决策模块接收到接收缓存非空信号后，判断网络数据包类型，产生端口使用请求信号或者组播端口使用请求信号送至数据交换模块，将地址微片、数据微片写入网络接口；数据交换模块进行基于轮转调度的并行仲裁，控制路由决策模块读取地址微片、数据微片写入网络接口。
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公开(公告)号：CN106375658A
公开(公告)日：2017-02-01
申请号：CN201610814709.4
申请日：2016-09-09
Applicant: 北京控制工程研究所
CPC classification number: H04N5/23229 , H04N17/00
Abstract: 一种通用的甚高精度图像处理VLSI验证方法，首先根据当前相机类型进行参数配置，获取相机源图像并转换得到TEXTIO格式的原图数据和标准解数据，然后在多个重复的行有效周期中像素时钟的有效沿依次将原图数据发送至相机的数据总线或者数据信号线上，对数据总线或者数据信号线上的数据进行甚高精度图像处理及读取，得到TEXTIO格式的甚高精度图像处理结果数据，最后将处理结果数据与标准解数据进行比对，得到误差像素的位置、灰度值差值，进而得到调整阈值分布后的图像及验证结果。
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公开(公告)号：CN104484238B
公开(公告)日：2016-02-10
申请号：CN201410783776.5
申请日：2014-12-16
Applicant: 北京控制工程研究所
IPC: G06F11/10
Abstract: 一种用于SRAM型FPGA配置刷新的CRC校验方法，通过对SRAM型FPGA配置文件格式、存储形式和故障模式的研究，采用对SRAM型FPGA回读配置帧实时计算与PROM内预先存储的CRC校验码比对的方式，提出并实现了一种用于SRAM型FPGA配置刷新的CRC校验方法。本发明方法采用CRC校验码的形式，实现了FPGA配置信息校验的器件无关性，同时设置了使能标志和获取标志，实现了不同速率、大数据量校验的应用需求，在回读过程中实时完成回读数据的CRC校验，达到了节省存储资源与处理时间的目的。另外本发明方法使用的基于查表的字节型CRC算法，进行资源独立划分和管理，快速高效，提升了运算速度和工作频率。
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