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公开(公告)号：CN114005753A
公开(公告)日：2022-02-01
申请号：CN202111277572.0
申请日：2021-10-29
Applicant: 西安微电子技术研究所
IPC: H01L21/331 , H01L21/02 , H01L29/739
Abstract: 一种IGBT产品的氧化工艺方法及氧化后IGBT产品，该工艺方法包括IGBT产品放片、炉管的后处理以及假片的后处理；IGBT产品放片包括将IGBT产品与假片交替设置；炉管的后处理包括采用DCE气体处理炉管；当采用DCE气体处理时，DCE气体的流量为0.2～0.5SLM，处理温度为1000～1100℃，维持时间为1～2h；假片的后处理包括假片表面氧化层的去除、清洗以及生长新的氧化层。该氧化工艺方法通过对氧化工艺中产品隔槽放置、假片的后处理以及氧化设备腔室DCE处理有效消除杂质影响，可有效控制杂质对氧化工艺过程的影响，该工艺氧化后IGBT产品的膜厚均匀性基线小于2％，显著改善了氧化工艺的膜厚均匀性，提高了产品的一致性与可靠性。
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Patent Agency Ranking
公开(公告)号：CN114005753B
公开(公告)日：2023-07-11
申请号：CN202111277572.0
申请日：2021-10-29
Applicant: 西安微电子技术研究所
IPC: H01L21/331 , H01L21/02 , H01L29/739
Abstract: 一种IGBT产品的氧化工艺方法及氧化后IGBT产品，该工艺方法包括IGBT产品放片、炉管的后处理以及假片的后处理；IGBT产品放片包括将IGBT产品与假片交替设置；炉管的后处理包括采用DCE气体处理炉管；当采用DCE气体处理时，DCE气体的流量为0.2～0.5SLM，处理温度为1000～1100℃，维持时间为1～2h；假片的后处理包括假片表面氧化层的去除、清洗以及生长新的氧化层。该氧化工艺方法通过对氧化工艺中产品隔槽放置、假片的后处理以及氧化设备腔室DCE处理有效消除杂质影响，可有效控制杂质对氧化工艺过程的影响，该工艺氧化后IGBT产品的膜厚均匀性基线小于2％，显著改善了氧化工艺的膜厚均匀性，提高了产品的一致性与可靠性。
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公开(公告)号：CN111693850B
公开(公告)日：2023-03-28
申请号：CN202010555244.1
申请日：2020-06-17
Applicant: 西安微电子技术研究所
IPC: G01R31/28
Abstract: 本发明公开了一种芯片抗辐照性能的监控方法，属于半导体集成电路领域，首先将待测的MOS结构平均解离为两个区，一个区为进行辐照实验的辐照区，另一个区为不进行辐照实验的非辐照区，分别测试辐照区和非辐照区的C‑V特性，计算得到辐照区和非辐照区的平带电压值，对辐照区和非辐照区的平带电压值求差得到平带电压变化量，该平带电压变化量即为该膜质MOS结构的抗辐照能力。本发明方法使用装置简单，成本较低，且易于操作，测试精度和准确性较高，可覆盖半导体集成电路生产线中多种含栅介质产品的抗辐照性能监控。
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公开(公告)号：CN111693850A
公开(公告)日：2020-09-22
申请号：CN202010555244.1
申请日：2020-06-17
Applicant: 西安微电子技术研究所
IPC: G01R31/28
Abstract: 本发明公开了一种芯片抗辐照性能的监控方法，属于半导体集成电路领域，首先将待测的MOS结构平均解离为两个区，一个区为进行辐照实验的辐照区，另一个区为不进行辐照实验的非辐照区，分别测试辐照区和非辐照区的C-V特性，计算得到辐照区和非辐照区的平带电压值，对辐照区和非辐照区的平带电压值求差得到平带电压变化量，该平带电压变化量即为该膜质MOS结构的抗辐照能力。本发明方法使用装置简单，成本较低，且易于操作，测试精度和准确性较高，可覆盖半导体集成电路生产线中多种含栅介质产品的抗辐照性能监控。
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公开(公告)号：CN119993875A
公开(公告)日：2025-05-13
申请号：CN202510184943.2
申请日：2025-02-19
Applicant: 西安微电子技术研究所
IPC: H01L21/67 , H01L21/223
Abstract: 本发明涉及集成电路制造领域，公开了一种优化高浓度掺硼工艺表面缺陷的控制结构及方法，该控制结构包括气体分流组件以及掺硼工艺载片放置组件；所述掺硼工艺载片放置组件上放置有若干组掺硼工艺载片单元，所述气体分流组件位于若干组掺硼工艺载片单元的正上方，其中气体分流组件上设有若干气体输入口和若干气体输出口；若干气体输入口用于接入工艺氮气或压缩空气；若干气体输出口朝向若干组掺硼工艺载片单元设置。本发明通过氮气或压缩空气吹扫，以此对高浓度掺硼工艺周围的环境湿度进行管控，显著减少了高浓度掺硼工艺的吸潮风险点，降低了晶圆在掺硼工艺过程中可能产生的表面缺陷，从而提高了晶圆的表面质量和整体性能。
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公开(公告)号：CN117497564A
公开(公告)日：2024-02-02
申请号：CN202311486744.4
申请日：2023-11-08
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种改善P型埋层区域外延层错的结构及方法，属于半导体集成电路制造技术领域。针对双极产品流片过程中P型埋层区域外延层错较多的问题，通过在P型衬底上设有N埋区域和P埋区域，且将P埋区域与N埋区域间隔设置，再对P埋区域和N埋区域上设P型外延层，形成P型外延层时通过优化P埋推阱方法升温气氛解决高温过程氧刻蚀异常，降低氧化层厚度以及管控外延淀积前HCL预处理抛光速率规避P埋注入离子损伤层。通过本发明提出的结构及方法能够将产品P型埋层区域外延后层错数量由基线的400个以上降低至30个以内，从而解决现有技术中双极产品流片过程中P型埋层区域外延层错较多的问题，有效提升双极产品的参数一致性和可靠性。
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