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公开(公告)号：CN114582842A
公开(公告)日：2022-06-03
申请号：CN202210190254.9
申请日：2022-02-28
Applicant: 西安微电子技术研究所
IPC: H01L25/065 , H01L25/00 , H01L21/56
Abstract: 本发明公开了一种形成三维立体堆叠芯片结构的底部填充方法，针对已划片的、尺寸差异不大的单颗芯片，通过临时键合工艺将待填充产品固定在上下两个载片之间，制作出施胶区域，待胶水固化后再解键合去除临时键合载片，载片起到承载胶水的作用且形成一个毛细通道，临时键合材料可对产品与载片之间起到很好地连接和保护作用，不会导致胶水流入产品与载片之间而污染产品表面，且胶水固化后通过解键合工艺可方便的去除临时键合材料及载片。该方法的公开有益于缩小三维集成尺寸、提高集成度，该方法无需多种填充胶水的使用，工艺简单。
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公开(公告)号：CN114497019A
公开(公告)日：2022-05-13
申请号：CN202210082490.9
申请日：2022-01-24
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种多芯片立体集成结构及制作方法，包括：若干个基板逐层堆叠，形成顶层基板、中间基板和底层基板；顶层基板和中间基板、中间基板和底层基板之间均通过层间凸点焊球进行相连；顶层基板、中间基板和底层基板上均键合有芯片，无源器件固定在顶层基板上；塑封料封装除底层基板下表面外的其余面。本发明通过将基板逐层堆叠，并将芯片键合在基板上，可实现不同材质、不同功能多颗芯片的三维立体集成，对于不同材质、不同工艺制备的成品芯片具有普适性，本发明通过芯片在基板进行微组装形成单层功能组件，功能组件进行测试，提前剔除不合格单层功能组件，提高集成良率。
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公开(公告)号：CN111755377A
公开(公告)日：2020-10-09
申请号：CN202010604859.9
申请日：2020-06-29
Applicant: 西安微电子技术研究所
IPC: H01L21/683
Abstract: 一种薄晶圆解键合方法，包括以下步骤：步骤一、将硅晶圆外圈发生胶变性或胶溢出的硅刻蚀去除；步骤二、将硅晶圆与载片解键合。步骤一所述的刻蚀去除方法包括在晶圆侧制备掩模层，所述的掩模层材料采用正性或负性光刻胶，通过曝光及显影过程去除硅晶圆边缘的光刻胶；再通过干法刻蚀工艺对硅晶圆的外圈直接进行刻蚀。针对薄晶圆临时键合胶变性以及“胶挤出”问题，本发明采用了一种解键合前处理方法，通过掩模制备、刻蚀去边等前处理工艺将晶圆外圈发生胶变性或胶溢出的硅刻蚀去除，再进行解键合制程，解决了由于临时键合胶变性导致的无法顺利进行解键合的问题，规避了碎片风险。
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公开(公告)号：CN111180388A
公开(公告)日：2020-05-19
申请号：CN202010183688.7
申请日：2020-03-16
Applicant: 西安微电子技术研究所
IPC: H01L21/768 , H01L23/48
Abstract: 本发明一种无空白区域的晶圆上硅通孔的制作方法，包括步骤1，使用刀具或激光去除所述晶圆划片道下方的金属及其它介质层，槽口的深度尺寸大于或等于金属与其它介质层的总厚度尺寸；步骤2，在步骤1得到的晶圆表面沉积一层氧化硅，氧化硅层的厚度尺寸与划片道和开槽的总深度尺寸满足如下关系，D1-D2＝-3～6μm，其中D1为氧化硅层的厚度尺寸，D2为划片道和开槽的总深度尺寸；步骤3，先使氧化硅层的表面平坦，再将TSV区域露出，最后按照设定的尺寸依次进行氧化硅和TSV的刻蚀。本发明避免了采用传统光刻、刻蚀工艺去除金属及表面其它介质层的繁琐，为无空白区域的晶圆上制作TSV提供了一种简单的解决方案。
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公开(公告)号：CN118588573A
公开(公告)日：2024-09-03
申请号：CN202410762773.7
申请日：2024-06-13
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种用于三维堆叠封装结构的毛细管底部填充方法，包括对多个倒装芯片进行堆叠键合得到三维堆叠封装结构，在围堰装置内涂抹脱模剂，将三维堆叠封装结构放置在围堰装置内，使用耐高温双面胶带或耐高温双面胶水将三维堆叠封装结构与围堰装置进行固定，使用底部填充胶水在围堰装置内对三维堆叠封装结构进行毛细管底部填充并进行固化处理，在胶水完全固化后，将固化后的三维堆叠分装结构与围堰装置进行分离，使用工具去除三维堆叠封装结构四周多余的底部填充胶水；与传统毛细管填充相比，扩大应用范围，可实现不少于八层堆叠体毛细管填充，使用底部填充胶水一次性填充大大减少生产过程中的时间和重复操作，降低了制造成本，提高生产效率。
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Patent Agency Ranking
公开(公告)号：CN114927423A
公开(公告)日：2022-08-19
申请号：CN202210535772.X
申请日：2022-05-17
Applicant: 西安微电子技术研究所
IPC: H01L21/48
Abstract: 本发明公开了一种凸点制备方法，包括：在载板的表面制作粘附层；按照待制备凸点的图形化阵列，向所述粘附层上放置焊料；在芯片的表面制作粘附层，将所述芯片上的粘附层朝向所述焊料，使得所述芯片上的粘附层与所述焊料接触；向所述芯片施加朝向所述载板的压力，并对所述焊料进行加热，所述焊料发生融化变形成为腰鼓形凸点，并且与所述芯片连接；将所述载板与所述焊料分离后，完成凸点制备。本发明的凸点制备成本低，凸点共面性好。
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公开(公告)号：CN114050110A
公开(公告)日：2022-02-15
申请号：CN202111264686.1
申请日：2021-10-28
Applicant: 西安微电子技术研究所
IPC: H01L21/50 , H01L21/603 , H01L21/768 , H01L25/065
Abstract: 本发明公开了一种晶圆的多层堆叠键合方法，属于半导体集成封装技术领域。键合顺序：第一层、第二层晶圆正面工艺‑第一层、第二层晶圆键合‑一侧晶圆减薄及背面工艺‑另一侧晶圆减薄及背面工艺‑第三层晶圆正面工艺及第二层与第三层晶圆键合‑第三层晶圆减薄及背面工艺，为薄晶圆的多层键合提出了解决方案。本发明方法不需要额外增加载片就能进行多层晶圆的键合，根据键合晶圆自身相互的承载作用，逐层增加键合晶圆的层数，规避了因临时键合胶变性难解开而裂片的风险。此外，对比单芯片堆叠，本发明方法显著提高了组装效率，是一种高效的多层晶圆级同质或异质高密度集成方法，应用前景和市场潜力非常广阔，具有重要的战略意义和社会效益。
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公开(公告)号：CN115425019A
公开(公告)日：2022-12-02
申请号：CN202211058003.1
申请日：2022-08-30
Applicant: 西安微电子技术研究所
IPC: H01L25/16 , H01L23/498 , H01L21/56 , H01L21/60 , H01L21/603 , H01L23/49 , H01L23/538
Abstract: 本发明公开了一种多芯片桥接集成结构及其组装方法，集成结构包括若干电路单元，电路单元中的第一芯片通过第一微凸点阵列键合在转接板上，第二芯片转接板连接部的外引脚通过第二微凸点阵列键合在转接板上，第二芯片封装基板连接部的外引脚通过焊柱阵列键合在封装基板上，转接板通过焊球构成的焊球阵列键合在封装基板上，所述第一芯片和第二芯片之间通过第一微凸点、转接板上的金属布线和第二微凸点构成的电互连通路实现，所述转接板上开设有若干导电通道。在芯片结构需要阵列式扩展时，电路单元能够沿横向和/或纵向扩展，转接板的面积不需要成倍的相应扩展，能够提高转接板在工作过程中的可靠性，保证转接板良率，并且降低成本。
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公开(公告)号：CN111180388B
公开(公告)日：2021-11-30
申请号：CN202010183688.7
申请日：2020-03-16
Applicant: 西安微电子技术研究所
IPC: H01L21/768 , H01L23/48
Abstract: 本发明一种无空白区域的晶圆上硅通孔的制作方法，包括步骤1，使用刀具或激光去除所述晶圆划片道下方的金属及其它介质层，槽口的深度尺寸大于或等于金属与其它介质层的总厚度尺寸；步骤2，在步骤1得到的晶圆表面沉积一层氧化硅，氧化硅层的厚度尺寸与划片道和开槽的总深度尺寸满足如下关系，D1‑D2＝‑3～6μm，其中D1为氧化硅层的厚度尺寸，D2为划片道和开槽的总深度尺寸；步骤3，先使氧化硅层的表面平坦，再将TSV区域露出，最后按照设定的尺寸依次进行氧化硅和TSV的刻蚀。本发明避免了采用传统光刻、刻蚀工艺去除金属及表面其它介质层的繁琐，为无空白区域的晶圆上制作TSV提供了一种简单的解决方案。
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公开(公告)号：CN111693003A
公开(公告)日：2020-09-22
申请号：CN202010568534.X
申请日：2020-06-19
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种晶圆级纳米尺度计量标准器及其制造方法，属于纳米几何量计量标准器制造领域。一种晶圆级纳米尺度计量标准器及其制造方法，在现有电子束光刻制备标准样片的基础上，通过光刻工艺在6寸、8寸或12寸的晶圆上制作与标准样片所对应的槽图形，之后等离子体干法刻蚀对槽图形区域进行刻蚀，刻蚀工艺气体为SF6和C4F8，起到刻蚀、钝化循环交替，其中，SF6用于刻蚀，C4F8用于钝化，配合刻蚀温度和压强，在兼顾刻蚀效率的同时得到垂直且侧壁光滑的高质量槽；然后通过点胶、对准后将标准片嵌合贴装至晶圆上。本发明的制备方法，所得晶圆级纳米尺度计量标准器可满足集成电路产线工艺测量设备的在线校准需求。
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