公开(公告)号：CN101055842B

公开(公告)日：2014-09-17

申请号：CN200710104006.3

申请日：2004-02-27

Applicant: 瑞萨电子株式会社

Inventor： 田中义典 ,  堀田胜之 ,  小林平治

IPC: H01L21/336 ,  H01L21/265 ,  H01L21/8242

CPC classification number: H01L27/10873 ,  H01L21/26586 ,  H01L27/10817 ,  H01L27/10894 ,  H01L27/10897 ,  H01L29/78

Abstract: 半导体装置的制造方法，本发明提供可抑制栅绝缘膜的形成引起的沟道掺杂区域的杂质浓度降低的半导体装置的制造方法。在形成有硅氧化膜(20)及硅氮化膜(21)的状态下，从Y方向的斜上方离子注入p型杂质(231、232)。当定义第1部分(211)和第4部分(214)的间隔及第3部分(213)和第6部分(216)的间隔为W1，第2部分(212)和第5部分(215)的间隔为W2，硅氧化膜(20)及硅氮化膜(21)的合计的膜厚为T时，作为离子注入的注入角度α，采用tan-1(W2/T)