公开(公告)号：CN118280836A

公开(公告)日：2024-07-02

申请号：CN202410234357.X

申请日：2024-02-29

Applicant: 湖南三安半导体有限责任公司

Inventor： 刘君梦 ,  叶念慈 ,  刘成 ,  王哲力 ,  梁玉玉

IPC: H01L21/335 ,  H01L21/56 ,  H01L23/29 ,  H01L23/31 ,  H01L29/778

Abstract: 本申请提供了一种氮化镓功率器件的制备方法、氮化镓功率器件；该制备方法包括：提供半导体衬底，在半导体衬底中的第二半导体层的上表面形成间隔设置的盖帽层、源极和漏极；在第二半导体层的上表面形成第一介质层；在第一介质层的上表面形成第二介质层，其中，第二介质层的材料包括水氧基氧化铝；在第二介质层对应盖帽层的区域形成贯穿第二介质层的第一开口；在第一开口内形成第三介质层，其中，第三介质层的材料包括臭氧基氧化铝。具体的，通过在第一开口内形成第三介质层，利用第三介质层的强氧化作用，能够使后续刻蚀将盖帽层表面的第一介质层刻蚀干净，以此在后续工艺形成栅极时，能够增加栅极漏电，减小阈值电压，提高器件性能。

公开(公告)号：CN116417513A

公开(公告)日：2023-07-11

申请号：CN202310280618.7

申请日：2023-03-21

Applicant: 湖南三安半导体有限责任公司

Inventor： 陈东坡 ,  廖楚剑 ,  叶念慈 ,  刘成

IPC: H01L29/778 ,  H01L23/29 ,  H01L21/335

Abstract: 本申请公开了一种高电子迁移率晶体管及其制备方法、钝化层。高电子迁移率晶体管组件包括衬底、外延层和钝化层。外延层设置在衬底的表面，外延层至少包括沿远离衬底方向层叠的两层异质结构。钝化层设置在外延层远离衬底的一侧。其中，钝化层的材料为AlON。钝化层中的N元素浓度沿远离衬底的方向降低。制备方法包括如下步骤：提供一衬底；在衬底的表面设置外延层；在外延层远离衬底的一侧设置钝化层，钝化层的材料为AlON，钝化层中的N元素浓度沿远离衬底的方向降低。通过上述方式，本申请提供的高电子迁移率晶体管降低了界面态缺陷，改善高电子迁移率晶体管电流崩塌现象，避免高频工作失效情况，并提高了高电子迁移率晶体管的稳定性。

公开(公告)号：CN116247097A

公开(公告)日：2023-06-09

申请号：CN202310228741.4

申请日：2023-03-06

Applicant: 湖南三安半导体有限责任公司

Inventor： 陈东坡 ,  严丹妮 ,  徐涵 ,  张辉 ,  刘成 ,  叶念慈

IPC: H01L29/778 ,  H01L21/335 ,  H01L29/417 ,  H01L29/45

Abstract: 本公开提供一种高电子迁移率晶体管及其制备方法。高电子迁移率晶体管包括第一半导体结构、第二半导体结构和导电石墨烯层。第一半导体结构位于栅极金属靠近衬底的一侧并与栅极金属连接。第二半导体结构位于漏极金属与第二半导体层之间并与漏极金属连接。导电石墨烯层设置于栅极金属与第一半导体结构之间且与栅极金属相对设置，和/或设置于第二半导体结构和第二半导体层之间且与第二半导体结构相对设置。通过设置导电石墨烯层，可抑制第一半导体结构的活性镁离子扩散至栅极金属，从而降低栅极金属的漏电，提升栅极金属的稳定性；或者抑制第二半导体结构的活性镁离子扩散至第二半导体层，从而提高漏极金属的正向导通和反向截断特性。

公开(公告)号：CN106558606B

公开(公告)日：2023-04-14

申请号：CN201510622398.7

申请日：2015-09-25

Applicant: 湖南三安半导体有限责任公司

Inventor： 叶念慈

IPC: H01L29/778 ,  H01L29/43 ,  H01L29/423 ,  H01L21/335 ,  H01L21/28

Abstract: 本发明公开了一种具有多重栅极结构的晶体管，包括由下至上依次层叠的衬底、缓冲层、GaN形成的沟道层及AlGaN或InAlGaN形成的势垒层，势垒层上设置有源极、漏极及位于两者之间的若干子栅极，该些子栅极由源极向漏极方向分立间隔排布以形成多重栅极结构，各子栅极包括由p型Al1‑xGaxN或p型In1‑y‑zGayAlzN形成的栅极接触层，其中0≤x≤1，0≤y≤1，0≤z≤1，且栅极接触层与势垒层间形成接触面。相较于传统单一栅极的结构，上述多重栅极可以有效的分散电场，从而抑制栅极旁产生的强电场导致的崩压现象。本发明还提供了上述晶体管的制备方法。

公开(公告)号：CN115754654A

公开(公告)日：2023-03-07

申请号：CN202211438243.4

申请日：2022-11-16

Applicant: 湖南三安半导体有限责任公司

Inventor： 许亚坡 ,  洪燕东 ,  刘成 ,  叶念慈 ,  张建山

IPC: G01R31/26 ,  H03K17/687

Abstract: 本发明涉及一种功率器件驱动电路、半导体器件测试电路及系统。其中功率器件驱动电路包括：信号源，用于产生初始驱动信号；以及缓冲电路，用于接收初始驱动信号，且基于待测功率器件的测试工况，对初始驱动信号进行延时处理并输出经延时处理的栅极驱动信号，其中，栅极驱动信号用于控制待测功率器件在待测功率器件漏源极电压振荡到谷底时开通。通过本发明的方案，可对待测功率器件的驱动信号进行延时调整，使得待测功率器件能够在该待测功率器件漏源极电压振荡到谷底时开通，以满足对功率器件的应用需求。

公开(公告)号：CN115000161A

公开(公告)日：2022-09-02

申请号：CN202210601247.3

申请日：2022-05-30

Applicant: 湖南三安半导体有限责任公司

Inventor： 房育涛 ,  陈帅 ,  叶念慈 ,  张洁

IPC: H01L29/15 ,  H01L29/20 ,  H01L29/205 ,  H01L21/02 ,  H01L21/335 ,  C30B25/18 ,  C30B29/40

Abstract: 本发明的实施例提供了一种半导体外延结构和半导体外延结构的制备方法，涉及半导体外延技术领域，该半导体外延结构包括衬底、成核层和缓冲层，本发明通过在衬底上形成成核层，然后再在成核层上形成缓冲层，其中，成核层包括多层周期性掺杂且重复排列的半导体周期叠层，从而使得成核层形成了具有不同掺杂类型的掺杂超晶格结构，本发明实施例采用不同掺杂类型的掺杂超晶格结构提高成核层的晶体质量，本发明实施例利用形成的掺杂超晶格可以减小外延层穿透位错而获得高晶体质量的外延薄膜，并且能够简单高效地获得高质量成核层，减少外延层穿透位错，从而获得高晶体质量的外延薄膜。

公开(公告)号：CN112332824B

公开(公告)日：2023-09-01

申请号：CN202011264799.7

申请日：2020-11-12

Applicant: 湖南三安半导体有限责任公司

Inventor： 叶念慈 ,  刘洋 ,  刘成 ,  何俊蕾 ,  许亚坡 ,  洪燕东

IPC: H03K17/687

Abstract: 本申请提供一种具有缓冲结构的驱动电路以及集成电路，包括缓冲结构、第一晶体管、第二晶体管、第三晶体管、第一反相器和第二反相器，其中，第一反相器的输出端通过第二反相器后连接至第一晶体管，第一反相器的输出端连接至第二晶体管，第一反相器的输出端通过缓冲结构后连接至第三晶体管。如此，在原有电路基础上加入了第三晶体管和缓冲结构，利用缓冲结构提供延时，以缓解原有电路中第一晶体管和第二晶体管之间存在的延时，以避免在输入信号电平变化时，存在的第一晶体管、第二晶体管同时导通的问题。

公开(公告)号：CN114122127B

公开(公告)日：2023-06-23

申请号：CN202011328758.X

申请日：2020-11-24

Applicant: 湖南三安半导体有限责任公司

Inventor： 蔡文必 ,  徐宁 ,  刘成 ,  林育赐 ,  赵杰 ,  叶念慈

IPC: H01L29/778 ,  H01L21/335 ,  H01L29/06 ,  H01L29/20

Abstract: 本发明涉及一种设置组合钝化介质的氮化物HEMT器件及制备方法，通过不同应力的组合钝化介质，在栅极区域采用压应力介质，抵消势垒层的张应力，从而减小压电极化，异质结界面极化电荷密度减少，减小2DEG浓度，提高器件阈值；在漏极区域采用张应力介质，使得势垒层压电极化增强，异质结界面极化电荷密度增加，从而增加2DEG浓度，减小器件的导通电阻。同时，栅极区域2DEG浓度小，耗尽区展宽大，可以有效减小栅极区域的峰值电场，抑制电流崩塌效应。制备压应力介质层或张应力介质层时，先沉积整面的张应力介质层或压应力介质层，再通过高温退火使张应力介质层或压应力介质层转换为压应力介质层或张应力介质层，克服常规工序繁琐、工艺窗口小等缺陷。

公开(公告)号：CN114883405A

公开(公告)日：2022-08-09

申请号：CN202210604325.5

申请日：2022-05-30

Applicant: 湖南三安半导体有限责任公司

Inventor： 房育涛 ,  夏德洋 ,  叶念慈 ,  张洁

IPC: H01L29/778 ,  H01L29/267 ,  H01L21/335 ,  H01L21/02 ,  H01L33/12 ,  H01L33/00 ,  C30B25/18 ,  C30B29/40 ,  C23C14/10 ,  C23C14/16 ,  C23C14/24 ,  C23C14/58

Abstract: 本发明的实施例提供了一种半导体外延结构、半导体器件及其制备方法，涉及半导体外延技术领域，该半导体外延结构包括硅衬底、富铝硅层和AlN成核层，通过在硅衬底上形成富铝硅层，再在富铝硅层上形成成核层，其中，所述富铝硅层能够抑制所述硅衬底的表面形成无定型SiN。相较于现有技术，本发明实施例通过设置富铝硅层，可以避免形成AlN成核层的过程中硅衬底直接与NH3反应而在硅衬底的表面形成无定型SiN，避免了无定型SiN影响外延生长，保证了外延生长质量。

公开(公告)号：CN117199124A

公开(公告)日：2023-12-08

申请号：CN202310608916.4

申请日：2020-03-05

Applicant: 湖南三安半导体有限责任公司

Inventor： 何俊蕾 ,  刘成 ,  赵杰 ,  林育赐 ,  郭德霄 ,  徐宁 ,  叶念慈

IPC: H01L29/778 ,  H01L21/335 ,  H01L29/06

Abstract: 本发明提供一种功率器件外延结构及其制备方法、功率器件，涉及氮化物功率器件技术领域。功率器件外延结构包括：衬底；缓冲层，设置在衬底上；沟道层，设置在缓冲层上；势垒层，设置在沟道层上；P型氮化物层，设置在势垒层上，含铝层，设置在P型氮化物层上，含铝层具有远离P型氮化物层的第一表面，第一表面为刻蚀后形成的表面。该功率器件外延结构使P型氮化物层能够通过高温退火获得较高空穴浓度的同时具有平整的表面，进而提升金属与P型氮化物之间的电学特性及均匀性，以用于制备增强型HEMT。