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公开(公告)号：CN101097930A
公开(公告)日：2008-01-02
申请号：CN200710128773.8
申请日：2004-01-15
Applicant: 株式会社瑞萨科技
IPC: H01L27/12 , H01L29/786 , H01L29/06
Abstract: 本发明的课题是得到能恰当地避免隔离耐压的降低而又没有结电容的增加等的弊端的半导体器件及其制造方法。通过形成凹部(14)预先使硅层(3)薄膜化以后，形成杂质导入区(11)。从而，在位于元件隔离绝缘膜(5)的底面与BOX层(2)的上表面之间的部分的p型硅层(3)内，由于未注入n型杂质，能避免隔离耐压降低。而且，由于杂质导入区(11)抵达BOX层(2)的上表面而形成，所以也不会增加源、漏区(12)的结电容。
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公开(公告)号：CN101000915A
公开(公告)日：2007-07-18
申请号：CN200710003892.0
申请日：2007-01-10
Applicant: 株式会社瑞萨科技
IPC: H01L27/12 , H01L23/522 , H01L21/84 , H01L21/768
CPC classification number: H01L21/84 , H01L21/743 , H01L23/585 , H01L27/1203 , H01L2224/48091 , H01L2224/48227 , H01L2224/73204 , H01L2224/73253 , H01L2224/73265 , H01L2924/13091 , H01L2924/15311 , H01L2924/00014 , H01L2924/00
Abstract: 在采用倒装片工艺等的安装中，能够稳定地将SOI结构的支持基板的电位固定并形成低电阻的基板接触部。其解决手段是：在形成晶体管(Tr)的晶体管形成区(TR)周围，与最上层布线(13)一起沿着芯片周边部形成连接SOI结构的支持基板(1)和最上层布线(13)的多个导电层和多个布线层。
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公开(公告)号：CN1705137A
公开(公告)日：2005-12-07
申请号：CN200510076022.7
申请日：2005-06-03
Applicant: 株式会社瑞萨科技
IPC: H01L29/786 , H01L27/12
CPC classification number: H01L29/78615 , H01L21/76229 , H01L21/76283 , H01L21/823878 , H01L21/84 , H01L27/105 , H01L27/11 , H01L27/1108 , H01L27/1203 , H01L29/78609
Abstract: 本发明的目的在于提供一种半导体装置，即使该半导体装置是微细化的装置，也可以防止栅极寄生电容增大。在NMOS区(NR)和PMOS区(PR)中，分别在MOS晶体管之间配设部分分离绝缘膜(PT1)，部分分离绝缘膜(PT1)具有从SOI层(3)的主面向上侧突出的部分的厚度比沟槽深度、即从SOI层(3)的主面向下延伸的部分的厚度厚、且部分分离绝缘膜(PT1)的下部的SOI层(3)的厚度比分离部厚的结构。
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公开(公告)号：CN101097929A
公开(公告)日：2008-01-02
申请号：CN200710128772.3
申请日：2004-01-15
Applicant: 株式会社瑞萨科技
Abstract: 本发明的课题是得到能恰当地避免隔离耐压的降低而又没有结电容的增加等的弊端的半导体器件及其制造方法。通过形成凹部(14)预先使硅层(3)薄膜化以后，形成杂质导入区(11)。从而，在位于元件隔离绝缘膜(5)的底面与BOX层(2)的上表面之间的部分的p型硅层(3)内，由于未注入n型杂质，能避免隔离耐压降低。而且，由于杂质导入区(11)抵达BOX层(2)的上表面而形成，所以也不会增加源、漏区(12)的结电容。
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公开(公告)号：CN100336228C
公开(公告)日：2007-09-05
申请号：CN200410001867.5
申请日：2004-01-15
Applicant: 株式会社瑞萨科技
CPC classification number: H01L29/66545 , H01L21/28052 , H01L21/823807 , H01L21/823814 , H01L21/84 , H01L27/1203 , H01L29/41766 , H01L29/4933 , H01L29/665 , H01L29/6656 , H01L29/6659 , H01L29/7834 , H01L29/7845
Abstract: 本发明的课题是得到能恰当地避免隔离耐压的降低而又没有结电容的增加等的弊端的半导体器件及其制造方法。通过形成凹部14预先使硅层3薄膜化以后，形成杂质导入区11。从而，在位于元件隔离绝缘膜5的底面与BOX层2的上表面之间的部分的p型硅层3内，由于未注入n型杂质，能避免隔离耐压降低。而且，由于杂质导入区11抵达BOX层2的上表面而形成，所以也不会增加源、漏区12的结电容。
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Patent Agency Ranking
公开(公告)号：CN1741277A
公开(公告)日：2006-03-01
申请号：CN200510097641.4
申请日：2005-08-29
Applicant: 株式会社瑞萨科技
IPC: H01L27/12 , H01L29/786 , H01L21/84
CPC classification number: H01L27/1203 , H01L21/84
Abstract: 本发明的课题是：在具有主体接触的SOI器件中，使主体接触和主体区之间具有所要的电阻值，并且，抑制该电阻值的离散。在SOI层(3)中与接触(61)连接的部分(即，元件分离绝缘膜(41)下面)，不形成杂质浓度高的P+区，而使SOI层(3)与主体接触(61)实现肖特基结。此外，在主体接触(61)的表面形成势垒金属(61a)，在主体接触(61)和SOI层(3)之间形成由势垒金属(61a)和SOI层(3)起反应形成的硅化物(70)。
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公开(公告)号：CN101000915B
公开(公告)日：2010-09-08
申请号：CN200710003892.0
申请日：2007-01-10
Applicant: 株式会社瑞萨科技
IPC: H01L27/12 , H01L23/522 , H01L21/84 , H01L21/768
CPC classification number: H01L21/84 , H01L21/743 , H01L23/585 , H01L27/1203 , H01L2224/48091 , H01L2224/48227 , H01L2224/73204 , H01L2224/73253 , H01L2224/73265 , H01L2924/13091 , H01L2924/15311 , H01L2924/00014 , H01L2924/00
Abstract: 在采用倒装片工艺等的安装中，能够稳定地将SOI结构的支持基板的电位固定并形成低电阻的基板接触部。其解决手段是：在形成晶体管(Tr)的晶体管形成区(TR)周围，与最上层布线(13)一起沿着芯片周边部形成连接SOI结构的支持基板(1)和最上层布线(13)的多个导电层和多个布线层。
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公开(公告)号：CN1311539C
公开(公告)日：2007-04-18
申请号：CN200410090539.7
申请日：2004-11-05
Applicant: 株式会社瑞萨科技
IPC: H01L21/76
CPC classification number: H01L29/66772 , H01L21/3226 , H01L21/76283
Abstract: 由氧化硅衬底(1)和硅膜(2)形成SOI衬底。硅膜(2)的表面被氧化而形成氧化硅膜(3)。在该氧化硅膜(3)上依次形成多晶硅(4)和氮化硅膜(5)。然后，沟槽(7)形成于区域(R1)上。在沟槽(7)内埋入绝缘材料即氧化硅膜(13)。从而防止半导体器件的性能与可靠性因金属污染物质而降低的情形。
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公开(公告)号：CN1497669A
公开(公告)日：2004-05-19
申请号：CN03152291.2
申请日：2003-07-30
Applicant: 株式会社瑞萨科技
IPC: H01L21/02 , H01L29/786 , H01L27/12 , H01L21/84
CPC classification number: H01L21/76243 , H01L21/02027 , H01L21/67092 , H01L21/68 , H01L21/76254 , H01L21/76256 , H01L23/544 , H01L29/045 , H01L29/78606 , H01L29/78654 , H01L29/78696 , H01L2223/54453 , H01L2223/54493 , H01L2924/0002 , H01L2924/00
Abstract: 提供可使MOS晶体管的电流驱动力充分提高的半导体晶片及其制造方法。在构成SOI层(32)的形成基体的SOI层用晶片上形成结晶方位 的切口(32a)和结晶方位 的切口(32b)，在切口(32a)和支持基板侧晶片1的结晶方位 的切口(1a)相互一致对准的状态下贴合两晶片。由于在SOI层用晶片上再形成切口32b，在一边把切口32a和切口1a用于位置对合、一边进行两晶片贴合时，将切口32b嵌合于半导体晶片制造装置的导向部分上，可以防止因晶片间的转动产生的位置偏移。这样一来，使两晶片中的结晶方位不同，从而可以在半导体晶片上形成使电流驱动力充分提高的MOS晶体管。
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公开(公告)号：CN1614762A
公开(公告)日：2005-05-11
申请号：CN200410090539.7
申请日：2004-11-05
Applicant: 株式会社瑞萨科技
IPC: H01L21/76
CPC classification number: H01L29/66772 , H01L21/3226 , H01L21/76283
Abstract: 由氧化硅衬底(1)和硅膜(2)形成SOI衬底。硅膜(2)的表面被氧化而形成硅氧化膜(3)。在该硅氧化膜(3)上依次形成多晶硅(4)和硅氮化膜(5)。然后，沟槽(7)形成于区域(R1)上。在沟槽(7)内埋入绝缘材料即硅氧化膜(13)。从而防止半导体器件的性能与可靠性因金属污染物质而降低的情形。
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