-
公开(公告)号：CN101335270A
公开(公告)日：2008-12-31
申请号：CN200810145979.6
申请日：2004-08-30
Applicant: 株式会社瑞萨科技
IPC: H01L27/11 , H01L27/12 , H01L23/522
CPC classification number: H01L2924/0002 , H01L2924/00
Abstract: 本发明涉及一种半导体存储器件及其制造方法。本发明的课题是，抑制SRAM单元的形成面积的增大并谋求工作的稳定。在SRAM单元的存取MOS晶体管Q5的栅电极33上，形成与字线连接的接触45。接触45穿通元件隔离绝缘膜14，抵达SOI层13。驱动MOS晶体管Q1的体区与第1存取MOS晶体管Q5的体区经元件隔离绝缘膜14下方的SOI层13相互电连接。因而，存取MOS晶体管Q5在其栅电极与体区之间形成用接触45连接的DTMOS结构，接触45还与第1驱动晶体管Q1的体区电连接。
-
公开(公告)号：CN101097930A
公开(公告)日：2008-01-02
申请号：CN200710128773.8
申请日：2004-01-15
Applicant: 株式会社瑞萨科技
IPC: H01L27/12 , H01L29/786 , H01L29/06
Abstract: 本发明的课题是得到能恰当地避免隔离耐压的降低而又没有结电容的增加等的弊端的半导体器件及其制造方法。通过形成凹部(14)预先使硅层(3)薄膜化以后，形成杂质导入区(11)。从而，在位于元件隔离绝缘膜(5)的底面与BOX层(2)的上表面之间的部分的p型硅层(3)内，由于未注入n型杂质，能避免隔离耐压降低。而且，由于杂质导入区(11)抵达BOX层(2)的上表面而形成，所以也不会增加源、漏区(12)的结电容。
-
公开(公告)号：CN1705137A
公开(公告)日：2005-12-07
申请号：CN200510076022.7
申请日：2005-06-03
Applicant: 株式会社瑞萨科技
IPC: H01L29/786 , H01L27/12
CPC classification number: H01L29/78615 , H01L21/76229 , H01L21/76283 , H01L21/823878 , H01L21/84 , H01L27/105 , H01L27/11 , H01L27/1108 , H01L27/1203 , H01L29/78609
Abstract: 本发明的目的在于提供一种半导体装置，即使该半导体装置是微细化的装置，也可以防止栅极寄生电容增大。在NMOS区(NR)和PMOS区(PR)中，分别在MOS晶体管之间配设部分分离绝缘膜(PT1)，部分分离绝缘膜(PT1)具有从SOI层(3)的主面向上侧突出的部分的厚度比沟槽深度、即从SOI层(3)的主面向下延伸的部分的厚度厚、且部分分离绝缘膜(PT1)的下部的SOI层(3)的厚度比分离部厚的结构。
-
公开(公告)号：CN1495900A
公开(公告)日：2004-05-12
申请号：CN03143693.5
申请日：2003-07-30
Applicant: 株式会社瑞萨科技
CPC classification number: H01L28/20 , H01L27/0629
Abstract: 本发明的课题是提供用硅膜形成的电阻的阻值不易发生变化的半导体器件。用无定形硅膜形成电阻31，在其表面部分中的接触栓5a、5b的连接部形成硅化物32a、32b。由于电阻31是无定形硅，所以与以多晶硅作为电阻材料的情形相比，氢原子难以结合，可以得到用硅膜形成的电阻的阻值不易发生变化的半导体器件。另外，由于在接触栓5a、5b的连接部形成了硅化物32a、32b，所以用刻蚀法在第1层间绝缘膜4a内形成用于设置接触栓5a、5b的接触孔时，不易对电阻31产生刻蚀。据此，可以得到电阻31的阻值更难发生变化的半导体器件。
-
公开(公告)号：CN100423267C
公开(公告)日：2008-10-01
申请号：CN200410074878.6
申请日：2004-08-30
Applicant: 株式会社瑞萨科技
IPC: H01L27/10 , H01L21/8244 , H01L21/84 , H01L29/786
CPC classification number: H01L21/84 , H01L27/0207 , H01L27/11 , H01L27/1108 , H01L27/1203 , Y10S257/903 , Y10S257/904
Abstract: 本发明涉及一种半导体存储器件及其制造方法，抑制SRAM单元的形成面积的增大并谋求工作的稳定。在SRAM单元的存取MOS晶体管Q5的栅电极(33)上，形成与字线连接的接触(45)。接触(45)穿通元件隔离绝缘膜(14)，抵达SOI层(13)。驱动MOS晶体管Q1的体区与第1存取MOS晶体管Q5的体区经元件隔离绝缘膜(14)下方的SOI层(13)相互电连接。因而，存取MOS晶体管Q5在其栅电极与体区之间形成用接触(45)连接的DTMOS结构，接触(45)还与第1驱动晶体管Q1的体区电连接。
-
Patent Agency Ranking
公开(公告)号：CN101202249A
公开(公告)日：2008-06-18
申请号：CN200810002248.6
申请日：2004-08-30
Applicant: 株式会社瑞萨科技
IPC: H01L21/8244 , H01L21/84 , H01L21/768
CPC classification number: H01L2924/0002 , H01L2924/00
Abstract: 本发明涉及半导体存储器件及其制造方法。本发明的课题是，抑制SRAM单元的形成面积的增大并谋求工作的稳定。在SRAM单元的存取MOS晶体管Q5的栅电极(33)上，形成与字线连接的接触(45)。接触(45)穿通元件隔离绝缘膜(14)，抵达SOI层(13)。驱动MOS晶体管Q1的体区与第1存取MOS晶体管Q5的体区经元件隔离绝缘膜(14)下方的SOI层(13)相互电连接。因而，存取MOS晶体管Q5在其栅电极与体区之间形成用接触(45)连接的DTMOS结构，接触(45)还与第1驱动晶体管Q1的体区电连接。
-
公开(公告)号：CN1519946A
公开(公告)日：2004-08-11
申请号：CN200410001867.5
申请日：2004-01-15
Applicant: 株式会社瑞萨科技
CPC classification number: H01L29/66545 , H01L21/28052 , H01L21/823807 , H01L21/823814 , H01L21/84 , H01L27/1203 , H01L29/41766 , H01L29/4933 , H01L29/665 , H01L29/6656 , H01L29/6659 , H01L29/7834 , H01L29/7845
Abstract: 本发明的课题是得到能恰当地避免隔离耐压的降低而又没有结电容的增加等的弊端的半导体器件及其制造方法。通过形成凹部14预先使硅层3薄膜化以后，形成杂质导入区11。从而，在位于元件隔离绝缘膜5的底面与BOX层2的上表面之间的部分的p型硅层3内，由于未注入n型杂质，能避免隔离耐压降低。而且，由于杂质导入区11抵达BOX层2的上表面而形成，所以也不会增加源、漏区12的结电容。
-
公开(公告)号：CN100565926C
公开(公告)日：2009-12-02
申请号：CN200510129125.5
申请日：2005-10-21
Applicant: 株式会社瑞萨科技
IPC: H01L29/786 , H01L27/12 , H01L21/336
CPC classification number: H01L27/11 , H01L21/84 , H01L27/1104 , H01L27/1203
Abstract: 提供一种能够容易地在窄的有源区上设置接触部的工序的半导体器件和半导体器件等。本发明的半导体器件包括SOI衬底10、有源区3a、第一绝缘膜(完全分离绝缘膜)3b、第二绝缘膜(部分分离绝缘膜)3c和接触部4。这里，有源区3a形成在SOI层3的表面内。此外，第一绝缘膜3b在有源区3a的一侧形成，并且从SOI层3的表面形成至掩埋绝缘膜2。此外，第二绝缘膜3c在有源区3a的另一侧形成，并且从SOI层3的表面开始形成至未到达掩埋绝缘膜2的预定深度。此外，根据平面视图，接触部4相对于有源区3a的中心在第一绝缘膜3b存在的一侧设置。
-
公开(公告)号：CN101097929A
公开(公告)日：2008-01-02
申请号：CN200710128772.3
申请日：2004-01-15
Applicant: 株式会社瑞萨科技
Abstract: 本发明的课题是得到能恰当地避免隔离耐压的降低而又没有结电容的增加等的弊端的半导体器件及其制造方法。通过形成凹部(14)预先使硅层(3)薄膜化以后，形成杂质导入区(11)。从而，在位于元件隔离绝缘膜(5)的底面与BOX层(2)的上表面之间的部分的p型硅层(3)内，由于未注入n型杂质，能避免隔离耐压降低。而且，由于杂质导入区(11)抵达BOX层(2)的上表面而形成，所以也不会增加源、漏区(12)的结电容。
-
公开(公告)号：CN100336228C
公开(公告)日：2007-09-05
申请号：CN200410001867.5
申请日：2004-01-15
Applicant: 株式会社瑞萨科技
CPC classification number: H01L29/66545 , H01L21/28052 , H01L21/823807 , H01L21/823814 , H01L21/84 , H01L27/1203 , H01L29/41766 , H01L29/4933 , H01L29/665 , H01L29/6656 , H01L29/6659 , H01L29/7834 , H01L29/7845
Abstract: 本发明的课题是得到能恰当地避免隔离耐压的降低而又没有结电容的增加等的弊端的半导体器件及其制造方法。通过形成凹部14预先使硅层3薄膜化以后，形成杂质导入区11。从而，在位于元件隔离绝缘膜5的底面与BOX层2的上表面之间的部分的p型硅层3内，由于未注入n型杂质，能避免隔离耐压降低。而且，由于杂质导入区11抵达BOX层2的上表面而形成，所以也不会增加源、漏区12的结电容。
-
-
-
-
-
-
-
-
-
Search Results
14
records
(took 0.017 seconds)
