公开(公告)号：CN101567419A

公开(公告)日：2009-10-28

申请号：CN200910135057.1

申请日：2009-04-22

Applicant: 株式会社瑞萨科技

Inventor： 村田龙纪 ,  辻内干夫 ,  松田亮史

IPC: H01L43/12 ,  H01L43/10 ,  G11C11/15

CPC classification number: H01L27/228 ,  G11C11/16

Abstract: 本发明提供一种能够形成具有良好绝缘性能的氮化硅膜作为MTJ元件的保护膜而没有使MTJ元件的性能恶化的半导体器件制备方法。本发明的方法包括以下步骤：在使用平行板等离子体CVD装置作为膜形成装置以及不含NH3而是由SiH4/N2/氦(He)组成的膜形成气体之时在包括MTJ元件部分(MTJ元件和上电极)的整个表面上方形成氮化硅膜。将膜形成温度设置为从200到350℃。更理想地，将He与SiH4的流速比设置为从100到125。

公开(公告)号：CN1311539C

公开(公告)日：2007-04-18

申请号：CN200410090539.7

申请日：2004-11-05

Applicant: 株式会社瑞萨科技

Inventor： 辻内干夫 ,  岩松俊明

IPC: H01L21/76

CPC classification number: H01L29/66772 ,  H01L21/3226 ,  H01L21/76283

Abstract: 由氧化硅衬底(1)和硅膜(2)形成SOI衬底。硅膜(2)的表面被氧化而形成氧化硅膜(3)。在该氧化硅膜(3)上依次形成多晶硅(4)和氮化硅膜(5)。然后，沟槽(7)形成于区域(R1)上。在沟槽(7)内埋入绝缘材料即氧化硅膜(13)。从而防止半导体器件的性能与可靠性因金属污染物质而降低的情形。

公开(公告)号：CN101593764A

公开(公告)日：2009-12-02

申请号：CN200910141195.0

申请日：2009-05-26

Applicant: 株式会社瑞萨科技

Inventor： 村田龙纪 ,  辻内干夫

IPC: H01L27/22 ,  H01L23/532 ,  H01L21/82 ,  H01L21/768

CPC classification number: H01L27/224 ,  B82Y25/00 ,  B82Y40/00 ,  H01F10/3254 ,  H01F41/302 ,  H01F41/307 ,  H01L43/08 ,  H01L43/12

Abstract: 本发明使得可以获得一种能够形成可靠性高的上布线而对用于MTJ器件的磁材料的性质无有害影响的半导体器件及其制造方法。用可还原NH3或者H2施加等离子体处理作为预处理。随后，用以在MTJ器件上施以拉伸应力的拉伸应力氮化硅膜形成于包层上方和其中未形成包层的层间电介质膜上方。接着，用以在MTJ器件上施以压缩应力的压缩应力氮化硅膜形成于拉伸应力氮化硅膜上方。用于形成拉伸应力氮化硅膜和压缩应力氮化硅膜的条件如下：使用平行板型等离子体CVD装置；在0.03到0.4W/cm2的范围中设置射频功率；在200℃到350℃的范围中设置膜形成温度。

公开(公告)号：CN1614762A

公开(公告)日：2005-05-11

申请号：CN200410090539.7

申请日：2004-11-05

Applicant: 株式会社瑞萨科技

Inventor： 辻内干夫 ,  岩松俊明

IPC: H01L21/76

CPC classification number: H01L29/66772 ,  H01L21/3226 ,  H01L21/76283

Abstract: 由氧化硅衬底(1)和硅膜(2)形成SOI衬底。硅膜(2)的表面被氧化而形成硅氧化膜(3)。在该硅氧化膜(3)上依次形成多晶硅(4)和硅氮化膜(5)。然后，沟槽(7)形成于区域(R1)上。在沟槽(7)内埋入绝缘材料即硅氧化膜(13)。从而防止半导体器件的性能与可靠性因金属污染物质而降低的情形。