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公开(公告)号：CN101097930A
公开(公告)日：2008-01-02
申请号：CN200710128773.8
申请日：2004-01-15
Applicant: 株式会社瑞萨科技
IPC: H01L27/12 , H01L29/786 , H01L29/06
Abstract: 本发明的课题是得到能恰当地避免隔离耐压的降低而又没有结电容的增加等的弊端的半导体器件及其制造方法。通过形成凹部(14)预先使硅层(3)薄膜化以后，形成杂质导入区(11)。从而，在位于元件隔离绝缘膜(5)的底面与BOX层(2)的上表面之间的部分的p型硅层(3)内，由于未注入n型杂质，能避免隔离耐压降低。而且，由于杂质导入区(11)抵达BOX层(2)的上表面而形成，所以也不会增加源、漏区(12)的结电容。
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公开(公告)号：CN1495900A
公开(公告)日：2004-05-12
申请号：CN03143693.5
申请日：2003-07-30
Applicant: 株式会社瑞萨科技
CPC classification number: H01L28/20 , H01L27/0629
Abstract: 本发明的课题是提供用硅膜形成的电阻的阻值不易发生变化的半导体器件。用无定形硅膜形成电阻31，在其表面部分中的接触栓5a、5b的连接部形成硅化物32a、32b。由于电阻31是无定形硅，所以与以多晶硅作为电阻材料的情形相比，氢原子难以结合，可以得到用硅膜形成的电阻的阻值不易发生变化的半导体器件。另外，由于在接触栓5a、5b的连接部形成了硅化物32a、32b，所以用刻蚀法在第1层间绝缘膜4a内形成用于设置接触栓5a、5b的接触孔时，不易对电阻31产生刻蚀。据此，可以得到电阻31的阻值更难发生变化的半导体器件。
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公开(公告)号：CN101097929A
公开(公告)日：2008-01-02
申请号：CN200710128772.3
申请日：2004-01-15
Applicant: 株式会社瑞萨科技
Abstract: 本发明的课题是得到能恰当地避免隔离耐压的降低而又没有结电容的增加等的弊端的半导体器件及其制造方法。通过形成凹部(14)预先使硅层(3)薄膜化以后，形成杂质导入区(11)。从而，在位于元件隔离绝缘膜(5)的底面与BOX层(2)的上表面之间的部分的p型硅层(3)内，由于未注入n型杂质，能避免隔离耐压降低。而且，由于杂质导入区(11)抵达BOX层(2)的上表面而形成，所以也不会增加源、漏区(12)的结电容。
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Patent Agency Ranking
公开(公告)号：CN100336228C
公开(公告)日：2007-09-05
申请号：CN200410001867.5
申请日：2004-01-15
Applicant: 株式会社瑞萨科技
CPC classification number: H01L29/66545 , H01L21/28052 , H01L21/823807 , H01L21/823814 , H01L21/84 , H01L27/1203 , H01L29/41766 , H01L29/4933 , H01L29/665 , H01L29/6656 , H01L29/6659 , H01L29/7834 , H01L29/7845
Abstract: 本发明的课题是得到能恰当地避免隔离耐压的降低而又没有结电容的增加等的弊端的半导体器件及其制造方法。通过形成凹部14预先使硅层3薄膜化以后，形成杂质导入区11。从而，在位于元件隔离绝缘膜5的底面与BOX层2的上表面之间的部分的p型硅层3内，由于未注入n型杂质，能避免隔离耐压降低。而且，由于杂质导入区11抵达BOX层2的上表面而形成，所以也不会增加源、漏区12的结电容。
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公开(公告)号：CN1497739A
公开(公告)日：2004-05-19
申请号：CN03178631.6
申请日：2003-07-17
Applicant: 株式会社瑞萨科技
IPC: H01L29/786 , H01L27/12 , H01L21/336 , H01L21/02
CPC classification number: H01L29/045 , H01L21/84 , H01L27/1203 , H01L29/1087 , H01L29/66772 , H01L29/78603 , H01L29/78615 , H01L29/78621 , H01L29/78654 , H01L29/78687 , H01L29/78696
Abstract: 提供一种作为形成于半导体基片上的半导体装置，可有效利用半导体基片特长的半导体装置及其制造方法。在使支持基片1的结晶方位 与SOI层3的结晶方位 相一致而形成的SOI基片上，形成包含P型本体层3a的N沟道MOS晶体管和与P型本体层3a接触的本体电压施加用P型活性层6。连接P型本体层3a与本体电压施加用P型活性层6的经路与SOI层3的结晶方位 平行配置。由于在结晶方位 空穴的移动度较大，因而可减小上述经路中的寄生电阻Ra、Rb。这样，对P型本体层3a的电压传输可较快进行，P型本体层3a中电压的固定能力得到提高。
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公开(公告)号：CN1269224C
公开(公告)日：2006-08-09
申请号：CN03178631.6
申请日：2003-07-17
Applicant: 株式会社瑞萨科技
IPC: H01L29/786 , H01L27/12 , H01L21/336 , H01L21/02
CPC classification number: H01L29/045 , H01L21/84 , H01L27/1203 , H01L29/1087 , H01L29/66772 , H01L29/78603 , H01L29/78615 , H01L29/78621 , H01L29/78654 , H01L29/78687 , H01L29/78696
Abstract: 提供一种作为形成于半导体基片上的半导体装置，可有效利用半导体基片特长的半导体装置及其制造方法。在使支持基片(1)的晶向 与SOI层(3)的晶向 相一致而形成的SOI基片上，形成包含P型本体层(3a)的N沟道MOS晶体管和与P型本体层(3a)接触的本体电压施加用P型有源层(6)。连接P型本体层(3a)与本体电压施加用P型有源层(6)的通路与SOI层(3)的晶向 平行配置。由于在晶向 空穴的移动度较大，因而可减小上述通路中的寄生电阻Ra、Rb。这样，对P型本体层(3a)的电压传输可较快进行，P型本体层(3a)中电压的固定能力得到提高。
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公开(公告)号：CN1819272A
公开(公告)日：2006-08-16
申请号：CN200510137731.1
申请日：2003-07-17
Applicant: 株式会社瑞萨科技
IPC: H01L29/786 , H01L27/12
CPC classification number: H01L29/045 , H01L21/84 , H01L27/1203 , H01L29/1087 , H01L29/66772 , H01L29/78603 , H01L29/78615 , H01L29/78621 , H01L29/78654 , H01L29/78687 , H01L29/78696
Abstract: 提供一种作为形成于半导体基片上的半导体装置，可有效利用半导体基片特长的半导体装置及其制造方法。在使支持基片(1)的晶向 与SOI层(3)的晶向 相一致而形成的SOI基片上，形成包含P型本体层(3a)的N沟道MOS晶体管和与P型本体层(3a)接触的本体电压施加用P型有源层(6)。连接P型本体层(3a)与本体电压施加用P型有源层(6)的通路与SOI层(3)的晶向 平行配置。由于在晶向 空穴的移动度较大，因而可减小上述通路中的寄生电阻Ra、Rb。这样，对P型本体层(3a)的电压传输可较快进行，P型本体层(3a)中电压的固定能力得到提高。
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公开(公告)号：CN1519946A
公开(公告)日：2004-08-11
申请号：CN200410001867.5
申请日：2004-01-15
Applicant: 株式会社瑞萨科技
CPC classification number: H01L29/66545 , H01L21/28052 , H01L21/823807 , H01L21/823814 , H01L21/84 , H01L27/1203 , H01L29/41766 , H01L29/4933 , H01L29/665 , H01L29/6656 , H01L29/6659 , H01L29/7834 , H01L29/7845
Abstract: 本发明的课题是得到能恰当地避免隔离耐压的降低而又没有结电容的增加等的弊端的半导体器件及其制造方法。通过形成凹部14预先使硅层3薄膜化以后，形成杂质导入区11。从而，在位于元件隔离绝缘膜5的底面与BOX层2的上表面之间的部分的p型硅层3内，由于未注入n型杂质，能避免隔离耐压降低。而且，由于杂质导入区11抵达BOX层2的上表面而形成，所以也不会增加源、漏区12的结电容。
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