公开(公告)号：CN105405464A

公开(公告)日：2016-03-16

申请号：CN201510555667.2

申请日：2015-09-02

Applicant: 株式会社东芝

Inventor： 白川政信 ,  二山拓也 ,  阿部健一

IPC: G11C16/10 ,  G11C16/26 ,  G11C16/14 ,  G11C16/06

CPC classification number: G06F12/0811 ,  G06F12/0868 ,  G06F2212/283 ,  G11C8/08 ,  G11C11/5628 ,  G11C11/5635 ,  G11C11/5642 ,  G11C16/0483 ,  G11C16/08 ,  G11C16/10 ,  G11C16/16 ,  G11C16/26 ,  G11C16/30 ,  G11C29/021 ,  G11C29/028 ,  G11C2029/1202

Abstract: 本发明的实施方式提供一种数据的可靠性更高的半导体存储装置。实施方式的半导体存储装置(100)包括存储器单元阵列(111)、多条字线、以及控制电路(120)。存储器单元阵列(111)具备多个存储器串(114)，且多个存储器串(114)的各个具有串联连接的多个存储器单元。多条字线共通连接在多个存储器串(114)。控制电路(120)对包含连接在多条字线的各者的多个存储器单元的页面控制写入动作及读出动作。控制电路(120)对在存储器串(114)流通的单元电流进行测定，且基于单元电流的测定结果修正对字线所施加的写入电压。

公开(公告)号：CN105830164A

公开(公告)日：2016-08-03

申请号：CN201380081671.9

申请日：2013-12-18

Applicant: 株式会社东芝

Inventor： 阿部健一 ,  白川政信 ,  吉田瑞穗 ,  二山拓也

IPC: G11C16/02 ,  G11C16/04 ,  G11C16/06

Abstract: 实施方式的半导体存储装置具备第1至第3页、第1至第3字线、向第1存储单元以及第2存储单元的栅施加电压的行解码器。在数据的写入时，向第1页写入数据，然后向第2页写入数据。行解码器在编程校验动作时，向第1存储单元至第3存储单元的栅施加第1至第3校验电压。

公开(公告)号：CN104916320A

公开(公告)日：2015-09-16

申请号：CN201410453781.X

申请日：2014-09-05

Applicant: 株式会社东芝

Inventor： 白川政信 ,  二山拓也 ,  阿部健一 ,  中村宽 ,  米浜敬祐 ,  佐藤敦祥 ,  篠原广 ,  马场康幸 ,  南稔郁

IPC: G11C16/06 ,  H01L27/115

CPC classification number: G11C16/14 ,  G11C11/5635 ,  G11C16/0483 ,  G11C16/08 ,  G11C16/10 ,  G11C16/26 ,  G11C16/3445 ,  G11C29/42 ,  H01L27/1157 ,  H01L27/11582

Abstract: 本发明提供一种能够提高动作可靠性的非易失性半导体存储装置。实施方式的非易失性半导体存储装置包括对第一存储单元至第四存储单元统一进行删除动作的控制部，控制部在进行删除动作时，将第一电压施加给第一字线，将比第一电压高的第二电压施加给第二字线，将第三电压施加给第三字线，将比第三电压高的第四电压施加给第四字线，并且所述第三电压比所述第二电压高。

公开(公告)号：CN104916319A

公开(公告)日：2015-09-16

申请号：CN201410453093.3

申请日：2014-09-05

Applicant: 株式会社东芝

Inventor： 二山拓也 ,  白川政信 ,  阿部健一

IPC: G11C16/06 ,  G11C16/08 ,  H01L27/115

CPC classification number: G11C16/10 ,  G11C11/5628 ,  G11C11/5671 ,  G11C16/0483 ,  G11C16/3459 ,  H01L27/11582

Abstract: 本发明提供一种能够提高动作性能的半导体存储装置。实施方式的半导体存储装置包括：第一至第四存储单元，积层在半导体基板的上方；第一至第四字线，分别连接于第一至第四存储单元的栅极；以及行解码器112，向第一至第四字线施加电压。行解码器112在向第一存储单元进行写入动作时，向第一字线施加第一编程电压，在向第二存储单元进行写入动作时，向第二字线施加所述第一编程电压，在向第三存储单元进行写入动作时，向第三字线施加第二编程电压，在向第四存储单元进行写入动作时，向第四字线施加所述第二编程电压。第二编程电压比第一编程电压高。

公开(公告)号：CN105518795A

公开(公告)日：2016-04-20

申请号：CN201380079381.0

申请日：2013-09-13

Applicant: 株式会社东芝

Inventor： 阿部健一 ,  白川政信

IPC: G11C16/02 ,  G11C16/04 ,  G11C16/06

Abstract: 实施方式所涉及的半导体存储装置具备第一存储单元、第二存储单元、字线以及第一位线、第二位线。第一位线、第二位线分别与第一存储单元、第二存储单元的一端电连接。在重试读取时，对字线施加读出电压，对第一位线施加第一电压，对第二位线施加第二电压，第二电压与第一电压不同。

公开(公告)号：CN105405464B

公开(公告)日：2019-08-02

申请号：CN201510555667.2

申请日：2015-09-02

Applicant: 株式会社东芝

Inventor： 白川政信 ,  二山拓也 ,  阿部健一

IPC: G11C16/10 ,  G11C16/26 ,  G11C16/14 ,  G11C16/06

CPC classification number: G06F12/0811 ,  G06F12/0868 ,  G06F2212/283 ,  G11C8/08 ,  G11C11/5628 ,  G11C11/5635 ,  G11C11/5642 ,  G11C16/0483 ,  G11C16/08 ,  G11C16/10 ,  G11C16/16 ,  G11C16/26 ,  G11C16/30 ,  G11C29/021 ,  G11C29/028 ,  G11C2029/1202

Abstract: 本发明的实施方式提供一种数据的可靠性更高的半导体存储装置。实施方式的半导体存储装置(100)包括存储器单元阵列(111)、多条字线、以及控制电路(120)。存储器单元阵列(111)具备多个存储器串(114)，且多个存储器串(114)的各个具有串联连接的多个存储器单元。多条字线共通连接在多个存储器串(114)。控制电路(120)对包含连接在多条字线的各者的多个存储器单元的页面控制写入动作及读出动作。控制电路(120)对在存储器串(114)流通的单元电流进行测定，且基于单元电流的测定结果修正对字线所施加的写入电压。

公开(公告)号：CN105374398A

公开(公告)日：2016-03-02

申请号：CN201510097468.1

申请日：2015-03-05

Applicant: 株式会社东芝

Inventor： 滋贺秀裕 ,  白川政信 ,  阿部健一

IPC: G11C16/14 ,  G11C16/34

Abstract: 本发明的实施方式提供一种可提高动作可靠性的半导体存储装置。实施方式的半导体存储装置具备：多个存储单元晶体管MT，分别设于第1及第2层；多个字线WL，分別连接于设于所述第1层的所述存储单元晶体管之一及与之对应设于所述第2层的所述存储单元晶体管之一；第1位线，连接于第1层的存储单元晶体管MT；及第2位线，连接于第2层的存储单元晶体管MT。字线WL共通地连接于分别设于第1及第2层的存储单元晶体管MT。存储单元晶体管MT的数据删除是通过第1及第2删除动作以及第1及第2验证动作而执行。在第2验证动作时施加于第1位线的电压与施加于第2位线的电压不同。