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公开(公告)号：CN1302552C
公开(公告)日：2007-02-28
申请号：CN200410062121.5
申请日：2004-07-02
Applicant: 株式会社东芝
IPC: H01L27/10 , H01L27/115 , H01L21/8239
CPC classification number: H01L27/11521 , G11C16/0416 , G11C16/0483 , H01L27/115 , H01L29/42324 , Y10T428/24256
Abstract: 本发明提供具有可以减少配置在邻近单元中的第1导电层间的浮置电容，确保在同一单元内的第1导电层和第2导电层间的耦合电容值的半导体存储装置及其制造方法。备有平行地沿列方向行进，对突出部的顶部的角部进行倒角的元件分离绝缘膜7、由元件分离绝缘膜7分离，上部端面比元件分离绝缘膜7的上部端面低的第1导电层3、由相对介电常数εr比元件分离绝缘膜7大的绝缘膜构成，从第1导电层3的上部端面到元件分离绝缘膜7的上部端面连续地形成，并且共用于邻接的存储单元部件的导电层间绝缘膜9、和配置在导电层间绝缘膜9上，共用于邻接的存储单元部件的第2导电层10。
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公开(公告)号：CN1577861A
公开(公告)日：2005-02-09
申请号：CN200410062121.5
申请日：2004-07-02
Applicant: 株式会社东芝
IPC: H01L27/10 , H01L27/115 , H01L21/8239
CPC classification number: H01L27/11521 , G11C16/0416 , G11C16/0483 , H01L27/115 , H01L29/42324 , Y10T428/24256
Abstract: 本发明提供具有可以减少配置在邻近单元中的第1导电层间的浮置电容，确保在同一单元内的第1导电层和第2导电层间的耦合电容值的半导体存储装置及其制造方法。备有平行地沿列方向行进，对突出部的顶部的角部进行倒角的元件分离绝缘膜7、由元件分离绝缘膜7分离，上部端面比元件分离绝缘膜7的上部端面低的第1导电层3、由相对介电常数εr比元件分离绝缘膜7大的绝缘膜构成，从第1导电层3的上部端面到元件分离绝缘膜7的上部端面连续地形成，并且共用于邻接的存储单元部件的导电层间绝缘膜9、和配置在导电层间绝缘膜9上，共用于邻接的存储单元部件的第2导电层10。
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公开(公告)号：CN104916320A
公开(公告)日：2015-09-16
申请号：CN201410453781.X
申请日：2014-09-05
Applicant: 株式会社东芝
IPC: G11C16/06 , H01L27/115
CPC classification number: G11C16/14 , G11C11/5635 , G11C16/0483 , G11C16/08 , G11C16/10 , G11C16/26 , G11C16/3445 , G11C29/42 , H01L27/1157 , H01L27/11582
Abstract: 本发明提供一种能够提高动作可靠性的非易失性半导体存储装置。实施方式的非易失性半导体存储装置包括对第一存储单元至第四存储单元统一进行删除动作的控制部，控制部在进行删除动作时，将第一电压施加给第一字线，将比第一电压高的第二电压施加给第二字线，将第三电压施加给第三字线，将比第三电压高的第四电压施加给第四字线，并且所述第三电压比所述第二电压高。
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Patent Agency Ranking
公开(公告)号：CN101714561B
公开(公告)日：2012-08-29
申请号：CN200910224852.8
申请日：2007-07-17
Applicant: 株式会社东芝
IPC: H01L27/115 , H01L29/423
CPC classification number: H01L27/11521 , H01L21/28273 , H01L27/115 , H01L29/42336
Abstract: 本发明的目的是提供一种能够抑制通过栅电极间绝缘膜的泄漏电流，提高电可靠性的非易失性半导体存储装置。具备：在半导体基板上形成为行列状的多个存储器单元；选择性地连接于同一列方向的多个存储器单元的多个位线；连接于同一行方向的多个存储器单元的多个字线；各存储器单元具备：依次形成于半导体基板上的第1栅绝缘膜，电荷存储层，第2栅绝缘膜，控制电极，和沿着与电荷存储层相对的侧面，在所述硅基板上面形成的1对杂质注入层，其中，在沿着与位线垂直的剖面，在设电荷存储层的上部角部或者表面凸部的曲率半径为r、第2栅绝缘膜的氧化硅膜换算厚度为d时，r/d大于等于0.5。
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公开(公告)号：CN104916316A
公开(公告)日：2015-09-16
申请号：CN201410453807.0
申请日：2014-09-05
Applicant: 株式会社东芝
IPC: G11C16/04
CPC classification number: G11C16/0483 , G11C5/025 , G11C16/08 , G11C16/12 , G11C16/3459 , H01L27/1157 , H01L27/11582
Abstract: 本发明提供一种可以抑制面积增加的半导体存储装置。实施方式的半导体存储装置包括第1、第2存储单元晶体管MT、第1、第2字线WL、第1、第2晶体管(50)、及第1、第2驱动电路(60)。第1存储单元晶体管MT设置在半导体基板上方且包括电荷累积层。第2存储单元晶体管MT设置在第1存储单元晶体管MT的上方且包括电荷累积层。第1、第2字线WL分别与第1、第2存储单元晶体管MT连接。第1、第2驱动电路(60)分别施加各自的电压到第1、第2字线WL。第1、第2晶体管(50)分别将第1、第2字线WL与第1、第2驱动电路(60)之间连接。第1晶体管(50)与第2晶体管(50)的尺寸不同。
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公开(公告)号：CN100585861C
公开(公告)日：2010-01-27
申请号：CN200710136087.5
申请日：2007-07-17
Applicant: 株式会社东芝
IPC: H01L27/115 , H01L29/792 , H01L29/423
CPC classification number: H01L27/11521 , H01L21/28273 , H01L27/115 , H01L29/42336
Abstract: 本发明的目的是提供一种能够抑制通过栅电极间绝缘膜的泄漏电流，提高电可靠性的非易失性半导体存储装置。具备：在半导体基板上形成为行列状的多个存储器单元；选择性地连接于同一列方向的多个存储器单元的多个位线；连接于同一行方向的多个存储器单元的多个字线；各存储器单元具备：依次形成于半导体基板上的第1栅绝缘膜，电荷存储层，第2栅绝缘膜，控制电极，和沿着与电荷存储层相对的侧面，在所述硅基板上面形成的1对杂质注入层，其中，在沿着与位线垂直的剖面，在设电荷存储层的上部角部或者表面凹凸部的曲率半径为r、第2栅绝缘膜的氧化硅膜换算厚度为d时，r/d大于等于0.5。
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公开(公告)号：CN101110426A
公开(公告)日：2008-01-23
申请号：CN200710136087.5
申请日：2007-07-17
Applicant: 株式会社东芝
IPC: H01L27/115 , H01L29/792 , H01L29/423
CPC classification number: H01L27/11521 , H01L21/28273 , H01L27/115 , H01L29/42336
Abstract: 本发明的目的是提供一种能够抑制通过栅电极间绝缘膜的泄漏电流，提高电可靠性的非易失性半导体存储装置。具备：在半导体基板上形成为行列状的多个存储器单元；选择性地连接于同一列方向的多个存储器单元的多个位线；连接于同一行方向的多个存储器单元的多个字线；各存储器单元具备：依次形成于半导体基板上的第1栅绝缘膜，电荷存储层，第2栅绝缘膜，控制电极，和沿着与电荷存储层相对的侧面，在所述硅基板上面形成的1对杂质注入层，其中，在沿着与位线垂直的剖面，在设电荷存储层的上部角部或者表面凹凸部的曲率半径为r、第2栅绝缘膜的氧化硅膜换算厚度为d时，r/d大于等于0.5。
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公开(公告)号：CN101714561A
公开(公告)日：2010-05-26
申请号：CN200910224852.8
申请日：2007-07-17
Applicant: 株式会社东芝
IPC: H01L27/115 , H01L29/423
CPC classification number: H01L27/11521 , H01L21/28273 , H01L27/115 , H01L29/42336
Abstract: 本发明的目的是提供一种能够抑制通过栅电极间绝缘膜的泄漏电流，提高电可靠性的非易失性半导体存储装置。具备：在半导体基板上形成为行列状的多个存储器单元；选择性地连接于同一列方向的多个存储器单元的多个位线；连接于同一行方向的多个存储器单元的多个字线；各存储器单元具备：依次形成于半导体基板上的第1栅绝缘膜，电荷存储层，第2栅绝缘膜，控制电极，和沿着与电荷存储层相对的侧面，在所述硅基板上面形成的1对杂质注入层，其中，在沿着与位线垂直的剖面，在设电荷存储层的上部角部或者表面凸部的曲率半径为r、第2栅绝缘膜的氧化硅膜换算厚度为d时，r/d大于等于0.5。
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