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公开(公告)号：CN105830164A
公开(公告)日：2016-08-03
申请号：CN201380081671.9
申请日：2013-12-18
Applicant: 株式会社东芝
Abstract: 实施方式的半导体存储装置具备第1至第3页、第1至第3字线、向第1存储单元以及第2存储单元的栅施加电压的行解码器。在数据的写入时，向第1页写入数据，然后向第2页写入数据。行解码器在编程校验动作时，向第1存储单元至第3存储单元的栅施加第1至第3校验电压。
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公开(公告)号：CN1577862A
公开(公告)日：2005-02-09
申请号：CN200410071290.5
申请日：2004-07-16
Applicant: 株式会社东芝
IPC: H01L27/10 , H01L27/115
CPC classification number: G11C16/10 , G11C16/0483
Abstract: 本发明提供一种非易失性半导体存储装置，能减小配置传输晶体管的区域面积。与配置成块BK的存储器单元连接的字线WL0～15与传输晶体管Q0～15的杂质区域41连接。在Q0～15的杂质区域43中，连接有向字线WL0～15供给电压的驱动线DL0～15。为了向与字线WL3连接的存储器单元写入数据，对字线WL3施加20V电压，对两相邻字线WL1、5施加0V电压。在字线WL3的传输晶体管Q3的两侧及对面不配置字线WL1、5的传输晶体管Q1、5。据此，就可以防止相邻的传输晶体管之间的电位差增大。
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公开(公告)号：CN105448336A
公开(公告)日：2016-03-30
申请号：CN201510101093.1
申请日：2015-03-06
Applicant: 株式会社东芝
Abstract: 实施方式的半导体存储装置具有第1存储单元、与所述第1存储单元相邻的第2存储单元、与所述第1存储单元结合的第1字线、及与所述第2存储单元结合的第2字线。在从所述第1存储单元读出数据时，对所述第1字线施加第1电压、及与所述第1电压不同的第2电压。在对所述第1字线施加所述第1电压的期间，施加于所述第2字线的电压变动第1次数，在对所述第1字线施加所述第2电压的期间，施加于所述第2字线的电压变动与所述第1次数不同的第2次数。
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公开(公告)号：CN105405464A
公开(公告)日：2016-03-16
申请号：CN201510555667.2
申请日：2015-09-02
Applicant: 株式会社东芝
CPC classification number: G06F12/0811 , G06F12/0868 , G06F2212/283 , G11C8/08 , G11C11/5628 , G11C11/5635 , G11C11/5642 , G11C16/0483 , G11C16/08 , G11C16/10 , G11C16/16 , G11C16/26 , G11C16/30 , G11C29/021 , G11C29/028 , G11C2029/1202
Abstract: 本发明的实施方式提供一种数据的可靠性更高的半导体存储装置。实施方式的半导体存储装置(100)包括存储器单元阵列(111)、多条字线、以及控制电路(120)。存储器单元阵列(111)具备多个存储器串(114)，且多个存储器串(114)的各个具有串联连接的多个存储器单元。多条字线共通连接在多个存储器串(114)。控制电路(120)对包含连接在多条字线的各者的多个存储器单元的页面控制写入动作及读出动作。控制电路(120)对在存储器串(114)流通的单元电流进行测定，且基于单元电流的测定结果修正对字线所施加的写入电压。
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公开(公告)号：CN105405464B
公开(公告)日：2019-08-02
申请号：CN201510555667.2
申请日：2015-09-02
Applicant: 株式会社东芝
CPC classification number: G06F12/0811 , G06F12/0868 , G06F2212/283 , G11C8/08 , G11C11/5628 , G11C11/5635 , G11C11/5642 , G11C16/0483 , G11C16/08 , G11C16/10 , G11C16/16 , G11C16/26 , G11C16/30 , G11C29/021 , G11C29/028 , G11C2029/1202
Abstract: 本发明的实施方式提供一种数据的可靠性更高的半导体存储装置。实施方式的半导体存储装置(100)包括存储器单元阵列(111)、多条字线、以及控制电路(120)。存储器单元阵列(111)具备多个存储器串(114)，且多个存储器串(114)的各个具有串联连接的多个存储器单元。多条字线共通连接在多个存储器串(114)。控制电路(120)对包含连接在多条字线的各者的多个存储器单元的页面控制写入动作及读出动作。控制电路(120)对在存储器串(114)流通的单元电流进行测定，且基于单元电流的测定结果修正对字线所施加的写入电压。
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Patent Agency Ranking
公开(公告)号：CN1930634A
公开(公告)日：2007-03-14
申请号：CN200580008076.8
申请日：2005-09-30
Applicant: 株式会社东芝
IPC: G11C16/26
CPC classification number: G11C16/26 , G11C16/0483 , G11C16/105
Abstract: 非易失性半导体存储器器件包括存储器单元阵列(21)，读电路(22，23，24，25，26，27，和33)，编程电路(22，23，24，25，26和27)，读电压生成电路(29)，存储器电路(34)，和切换电路(35)。读电压生成电路(29)生成和提供读电压到读电路。存储器电路(34)存储用来改变存储器单元阵列(21)中的存储器单元的温度特性的信息。切换电路(35)根据被存储在存储器电路(34)中的信息，改变由读电压生成电路(29)生成的读电压的温度依赖性。
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公开(公告)号：CN104916320A
公开(公告)日：2015-09-16
申请号：CN201410453781.X
申请日：2014-09-05
Applicant: 株式会社东芝
IPC: G11C16/06 , H01L27/115
CPC classification number: G11C16/14 , G11C11/5635 , G11C16/0483 , G11C16/08 , G11C16/10 , G11C16/26 , G11C16/3445 , G11C29/42 , H01L27/1157 , H01L27/11582
Abstract: 本发明提供一种能够提高动作可靠性的非易失性半导体存储装置。实施方式的非易失性半导体存储装置包括对第一存储单元至第四存储单元统一进行删除动作的控制部，控制部在进行删除动作时，将第一电压施加给第一字线，将比第一电压高的第二电压施加给第二字线，将第三电压施加给第三字线，将比第三电压高的第四电压施加给第四字线，并且所述第三电压比所述第二电压高。
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公开(公告)号：CN104916319A
公开(公告)日：2015-09-16
申请号：CN201410453093.3
申请日：2014-09-05
Applicant: 株式会社东芝
IPC: G11C16/06 , G11C16/08 , H01L27/115
CPC classification number: G11C16/10 , G11C11/5628 , G11C11/5671 , G11C16/0483 , G11C16/3459 , H01L27/11582
Abstract: 本发明提供一种能够提高动作性能的半导体存储装置。实施方式的半导体存储装置包括：第一至第四存储单元，积层在半导体基板的上方；第一至第四字线，分别连接于第一至第四存储单元的栅极；以及行解码器112，向第一至第四字线施加电压。行解码器112在向第一存储单元进行写入动作时，向第一字线施加第一编程电压，在向第二存储单元进行写入动作时，向第二字线施加所述第一编程电压，在向第三存储单元进行写入动作时，向第三字线施加第二编程电压，在向第四存储单元进行写入动作时，向第四字线施加所述第二编程电压。第二编程电压比第一编程电压高。
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公开(公告)号：CN100524529C
公开(公告)日：2009-08-05
申请号：CN200580008076.8
申请日：2005-09-30
Applicant: 株式会社东芝
IPC: G11C16/26
CPC classification number: G11C16/26 , G11C16/0483 , G11C16/105
Abstract: 非易失性半导体存储器器件包括存储器单元阵列(21)，读电路(22，23，24，25，26，27，和33)，编程电路(22，23，24，25，26和27)，读电压生成电路(29)，存储器电路(34)，和切换电路(35)。读电压生成电路(29)生成和提供读电压到读电路。存储器电路(34)存储用来改变存储器单元阵列(21)中的存储器单元的温度特性的信息。切换电路(35)根据被存储在存储器电路(34)中的信息，改变由读电压生成电路(29)生成的读电压的温度依赖性。
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公开(公告)号：CN104916329A
公开(公告)日：2015-09-16
申请号：CN201410454213.1
申请日：2014-09-05
Applicant: 株式会社东芝
IPC: G11C16/24 , H01L27/115
CPC classification number: G11C16/26 , G11C7/18 , G11C16/0483 , G11C16/3427
Abstract: 本发明使非易失性半导体存储装置的读出动作成为高可靠性。根据一实施方式，多个存储串具有存储单元，该存储单元在与第1及第2方向交叉的第3方向贯通多个区块的各者，在内侧部设有半导体支柱，在外侧部设有存储层，在第3方向由多个存储单元晶体管所积层形成多个位线连接于存储串，且在第2方向并排设置。控制部进行如下控制，即，以并排设置的L条的位线为单位，依次读出连接于位线的存储单元的数据，其中，L为大于等于3的整数。
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