公开(公告)号：CN105976865A

公开(公告)日：2016-09-28

申请号：CN201610133719.1

申请日：2016-03-09

Applicant: 株式会社东芝

Inventor： 前嶋洋 ,  铃木裕也 ,  滋贺秀裕 ,  黑沢智纪

IPC: G11C16/10 ,  G11C16/08 ,  G06F13/16

Abstract: 本发明的实施方式提供一种可提升运行可靠性的半导体存储装置。实施方式的半导体存储装置具备：第1块，具备包含第1存储单元及第1选择晶体管的第1存储串；第2块，具备包含第2存储单元及第2选择晶体管的第2存储串；源极线，电连接于第1存储串及第2存储串；以及控制部，在对第1存储单元进行数据写入的编程运行时，对第2选择晶体管的栅极电极施加源极线的电压。

公开(公告)号：CN105374398A

公开(公告)日：2016-03-02

申请号：CN201510097468.1

申请日：2015-03-05

Applicant: 株式会社东芝

Inventor： 滋贺秀裕 ,  白川政信 ,  阿部健一

IPC: G11C16/14 ,  G11C16/34

Abstract: 本发明的实施方式提供一种可提高动作可靠性的半导体存储装置。实施方式的半导体存储装置具备：多个存储单元晶体管MT，分别设于第1及第2层；多个字线WL，分別连接于设于所述第1层的所述存储单元晶体管之一及与之对应设于所述第2层的所述存储单元晶体管之一；第1位线，连接于第1层的存储单元晶体管MT；及第2位线，连接于第2层的存储单元晶体管MT。字线WL共通地连接于分别设于第1及第2层的存储单元晶体管MT。存储单元晶体管MT的数据删除是通过第1及第2删除动作以及第1及第2验证动作而执行。在第2验证动作时施加于第1位线的电压与施加于第2位线的电压不同。