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公开(公告)号：CN101647114A
公开(公告)日：2010-02-10
申请号：CN200880010093.9
申请日：2008-04-03
Applicant: 株式会社东芝
IPC: H01L21/8247 , H01L27/115 , H01L29/788 , H01L29/792
CPC classification number: H01L29/792 , H01L21/8221 , H01L27/0688 , H01L27/105 , H01L27/11548 , H01L27/11551 , H01L27/11556 , H01L27/11575 , H01L27/11578 , H01L27/11582 , H01L29/7881 , H01L29/7926
Abstract: 本发明的半导体存储装置能够密集地配置向字线的引出配线。本发明提供一种三维地层叠了存储器单元的半导体存储装置。具备：能够电气地进行改写的串联连接了多个存储器单元的多个存储串；经由选择晶体管被连接到存储串的一端的位线，其中，上述存储串具备：柱状半导体；形成在柱状半导体的周围的第一绝缘膜；形成在第一绝缘膜的周围的电荷积蓄层；形成在电荷积蓄层的周围的第二绝缘膜；形成在第二绝缘膜的周围的多个电极，存储串的多个电极与其他的存储串的多个电极被共用，分别是2维扩展的导体层，导体层的端部分别在与位线平行的方向上形成为阶梯状。
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公开(公告)号：CN1697186A
公开(公告)日：2005-11-16
申请号：CN200510068407.9
申请日：2005-04-29
Applicant: 株式会社东芝
Inventor： 胜又龙太
IPC: H01L27/108 , H01L27/088 , H01L29/78 , H01L21/8242 , H01L21/8234 , H01L21/00
CPC classification number: H01L29/6656 , H01L21/26586 , H01L21/82345 , H01L21/823456 , H01L27/105 , H01L27/1052 , H01L27/10873 , H01L27/10894 , H01L27/11521 , H01L27/11526 , H01L29/6659
Abstract: 半导体器件具备：具有第1区域和第2区域的半导体衬底；在上述第1区域的上述半导体衬底上形成的第1栅绝缘膜；在上述第1栅绝缘膜上形成的第1电极层；在上述第1电极层上形成的第1硅化物层；在上述第1硅化物层上形成的第1盖层；在上述第2区域的上述半导体衬底上形成的第2栅绝缘膜；在上述第2栅绝缘膜上形成的第2电极层；在上述第2电极层上形成的第2硅化物层；在上述第2硅化物层上形成的、比上述第1盖层薄的第2盖层。
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公开(公告)号：CN103441127B
公开(公告)日：2016-08-31
申请号：CN201310382975.0
申请日：2008-04-03
Applicant: 株式会社东芝
IPC: H01L27/115 , H01L21/822
CPC classification number: H01L29/792 , H01L21/8221 , H01L27/0688 , H01L27/105 , H01L27/11548 , H01L27/11551 , H01L27/11556 , H01L27/11575 , H01L27/11578 , H01L27/11582 , H01L29/7881 , H01L29/7926
Abstract: 本发明的半导体存储装置能够密集地配置向字线的引出配线。本发明提供一种三维地层叠了存储器单元的半导体存储装置。具备：能够电气地进行改写的串联连接了多个存储器单元的多个存储串；经由选择晶体管被连接到存储串的一端的位线，其中，上述存储串具备：柱状半导体；形成在柱状半导体的周围的第一绝缘膜；形成在第一绝缘膜的周围的电荷积蓄层；形成在电荷积蓄层的周围的第二绝缘膜；形成在第二绝缘膜的周围的多个电极，存储串的多个电极与其他的存储串的多个电极被共用，分别是2维扩展的导体层，导体层的端部分别在与位线平行的方向上形成为阶梯状。
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公开(公告)号：CN102037557B
公开(公告)日：2013-11-13
申请号：CN200880120172.5
申请日：2008-12-09
Applicant: 株式会社东芝
IPC: H01L21/8247 , H01L27/10 , H01L27/115 , H01L29/788 , H01L29/792
CPC classification number: H01L27/11582 , G11C16/0483 , H01L27/1052 , H01L27/11551 , H01L27/11556 , H01L27/11573 , H01L27/11575 , H01L27/11578 , H01L29/513
Abstract: 一种非易失性半导体存储器件具有多个存储器串，在每一个存储器串中，多个电可重写的存储器基元被串联连接。每一个所述存储器串包括：第一半导体层，每一个所述第一半导体层都具有沿相对于衬底的垂直方向延伸的柱状部分的对和被形成为耦合所述柱状部分的对的下端的耦合部分；电荷存储层，其被形成为围绕所述柱状部分的侧表面；以及第一导电层，其被形成为围绕所述柱状部分的侧表面和所述电荷存储层。所述第一导电层用作所述存储器基元的栅极电极。
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公开(公告)号：CN102037557A
公开(公告)日：2011-04-27
申请号：CN200880120172.5
申请日：2008-12-09
Applicant: 株式会社东芝
IPC: H01L21/8247 , H01L27/10 , H01L27/115 , H01L29/788 , H01L29/792
CPC classification number: H01L27/11582 , G11C16/0483 , H01L27/1052 , H01L27/11551 , H01L27/11556 , H01L27/11573 , H01L27/11575 , H01L27/11578 , H01L29/513
Abstract: 一种非易失性半导体存储器件具有多个存储器串，在每一个存储器串中，多个电可重写的存储器基元被串联连接。每一个所述存储器串包括：第一半导体层，每一个所述第一半导体层都具有沿相对于衬底的垂直方向延伸的柱状部分的对和被形成为耦合所述柱状部分的对的下端的耦合部分；电荷存储层，其被形成为围绕所述柱状部分的侧表面；以及第一导电层，其被形成为围绕所述柱状部分的侧表面和所述电荷存储层。所述第一导电层用作所述存储器基元的栅极电极。
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Patent Agency Ranking
公开(公告)号：CN103441127A
公开(公告)日：2013-12-11
申请号：CN201310382975.0
申请日：2008-04-03
Applicant: 株式会社东芝
IPC: H01L27/115 , H01L21/822
CPC classification number: H01L29/792 , H01L21/8221 , H01L27/0688 , H01L27/105 , H01L27/11548 , H01L27/11551 , H01L27/11556 , H01L27/11575 , H01L27/11578 , H01L27/11582 , H01L29/7881 , H01L29/7926
Abstract: 本发明的半导体存储装置能够密集地配置向字线的引出配线。本发明提供一种三维地层叠了存储器单元的半导体存储装置。具备：能够电气地进行改写的串联连接了多个存储器单元的多个存储串；经由选择晶体管被连接到存储串的一端的位线，其中，上述存储串具备：柱状半导体；形成在柱状半导体的周围的第一绝缘膜；形成在第一绝缘膜的周围的电荷积蓄层；形成在电荷积蓄层的周围的第二绝缘膜；形成在第二绝缘膜的周围的多个电极，存储串的多个电极与其他的存储串的多个电极被共用，分别是2维扩展的导体层，导体层的端部分别在与位线平行的方向上形成为阶梯状。
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公开(公告)号：CN101911287B
公开(公告)日：2013-05-15
申请号：CN200880122659.7
申请日：2008-12-25
Applicant: 株式会社东芝
IPC: H01L21/8247 , H01L27/115 , H01L29/788 , H01L29/792
CPC classification number: H01L29/792 , H01L27/115 , H01L27/11556 , H01L27/11568 , H01L29/66833 , H01L29/7926
Abstract: 通过在硅衬底上交替地层叠多个介电膜和电极膜形成层叠体。接下来，在层叠体中形成沿层叠方向延伸的通孔。接下来，执行选择性氮化处理，从而在通孔的内表面的与电极膜对应的区域中选择性地形成由氮化硅制成的电荷层。接下来，执行高压氧化处理，从而在电荷层和电极膜之间形成由氧化硅制成的阻止层。接下来，在通孔的内侧表面上形成由氧化硅制成的隧道层。由此，可制造出其中电荷层被分割用于每个电极膜的闪速存储器。
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公开(公告)号：CN104916644A
公开(公告)日：2015-09-16
申请号：CN201410453133.4
申请日：2014-09-05
Applicant: 株式会社东芝
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L27/1157 , H01L21/823437 , H01L27/11575 , H01L27/11582
Abstract: 本发明提供一种可靠性高的半导体存储器。本实施方式的半导体存储器包括：第一存储单元区域MR，其包含积层在半导体基板上方的多个存储单元MC；多层的第一虚拟区域DR，其邻设于第一存储单元区域MR；多层的第二虚拟区域DR，其于与第一虚拟区域DR之間配置第一存储单元区域MR，且邻设于第一存储单元区域MR；以及第一配线，其连接同层的所述第一虚拟区域DR与所述第二虚拟区域DR。
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公开(公告)号：CN1331233C
公开(公告)日：2007-08-08
申请号：CN200310124490.8
申请日：2003-12-29
Applicant: 株式会社东芝
IPC: H01L27/108 , H01L21/8234 , H01L21/8242
CPC classification number: H01L27/10894 , H01L27/0207 , H01L27/10823 , H01L27/10826 , H01L27/10829 , H01L27/10838 , H01L27/1087 , H01L27/10873 , H01L27/10876 , H01L27/10879 , H01L27/10897 , H01L29/66181 , H01L29/66795 , H01L29/785 , H01L29/945
Abstract: 本发明提供能够简化结构，且能提高可靠性的半导体器件。其特征在于，在半导体基板的主表面形成凸起形状的半导体层FIN，在该半导体层形成沟道区、源极区及漏极区。在上述半导体层的相对的侧壁的沟道区表面，形成一对第一绝缘膜Gox ，同时形成一对栅极电极G 。在上述半导体层的源极区附近设置沟槽电容TC 及TC ，将一个电极与源极区电气连接。然后，在上述一对栅极电极的形成上述第一绝缘膜的表面的相反面的表面与上述沟槽电容相邻配置的沟槽电容之间，设置膜厚比第一绝缘膜要厚的第二绝缘膜47。由于栅极电极是被栅极绝缘膜Gox与膜厚较厚的环状绝缘膜47夹住的结构，因此能够提高可靠性。
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公开(公告)号：CN101911287A
公开(公告)日：2010-12-08
申请号：CN200880122659.7
申请日：2008-12-25
Applicant: 株式会社东芝
IPC: H01L21/8247 , H01L27/115 , H01L29/788 , H01L29/792
CPC classification number: H01L29/792 , H01L27/115 , H01L27/11556 , H01L27/11568 , H01L29/66833 , H01L29/7926
Abstract: 通过在硅衬底上交替地层叠多个介电膜和电极膜形成层叠体。接下来，在层叠体中形成沿层叠方向延伸的通孔。接下来，执行选择性氮化处理，从而在通孔的内表面的与电极膜对应的区域中选择性地形成由氮化硅制成的电荷层。接下来，执行高压氧化处理，从而在电荷层和电极膜之间形成由氧化硅制成的阻止层。接下来，在通孔的内侧表面上形成由氧化硅制成的隧道层。由此，可制造出其中电荷层被分割用于每个电极膜的闪速存储器。
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