公开(公告)号：CN101911287B

公开(公告)日：2013-05-15

申请号：CN200880122659.7

申请日：2008-12-25

Applicant: 株式会社东芝

Inventor： 国谷卓司 ,  小森阳介 ,  胜又龙太 ,  福住嘉晃 ,  鬼头杰 ,  木藤大 ,  田中启安 ,  石月惠 ,  青地英明

IPC: H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

CPC classification number: H01L29/792 ,  H01L27/115 ,  H01L27/11556 ,  H01L27/11568 ,  H01L29/66833 ,  H01L29/7926

Abstract: 通过在硅衬底上交替地层叠多个介电膜和电极膜形成层叠体。接下来，在层叠体中形成沿层叠方向延伸的通孔。接下来，执行选择性氮化处理，从而在通孔的内表面的与电极膜对应的区域中选择性地形成由氮化硅制成的电荷层。接下来，执行高压氧化处理，从而在电荷层和电极膜之间形成由氧化硅制成的阻止层。接下来，在通孔的内侧表面上形成由氧化硅制成的隧道层。由此，可制造出其中电荷层被分割用于每个电极膜的闪速存储器。

公开(公告)号：CN106992179A

公开(公告)日：2017-07-28

申请号：CN201610644621.2

申请日：2016-08-08

Applicant: 株式会社东芝

Inventor： 须藤岳 ,  马场雅伸 ,  石月惠 ,  井口直 ,  川合武兰人

IPC: H01L27/11551 ,  H01L27/11575

Abstract: 本发明涉及一种半导体装置及其制造方法。根据实施方式，半导体装置的制造方法包括如下步骤：形成多个部件与包含与所述多个部件不同的材料的多个中间体交替地积层而成的积层体；对至少2层的所述多个部件的端部沿所述积层方向依次进行加工，而形成所述多个部件与所述多个中间体积层而成的阶梯状的阶差；形成与所述阶差相接的多个侧壁膜；及将所述多个部件的端部形成为阶梯状。将所述多个部件的端部形成为阶梯状的步骤包含使所述多个部件中与所述多个侧壁膜相隔而从所述积层体露出的部分后退的步骤。

公开(公告)号：CN102037557B

公开(公告)日：2013-11-13

申请号：CN200880120172.5

申请日：2008-12-09

Applicant: 株式会社东芝

Inventor： 福住嘉晃 ,  胜又龙太 ,  木藤大 ,  鬼头杰 ,  田中启安 ,  小森阳介 ,  石月惠 ,  青地英明

IPC: H01L21/8247 ,  H01L27/10 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

CPC classification number: H01L27/11582 ,  G11C16/0483 ,  H01L27/1052 ,  H01L27/11551 ,  H01L27/11556 ,  H01L27/11573 ,  H01L27/11575 ,  H01L27/11578 ,  H01L29/513

Abstract: 一种非易失性半导体存储器件具有多个存储器串，在每一个存储器串中，多个电可重写的存储器基元被串联连接。每一个所述存储器串包括：第一半导体层，每一个所述第一半导体层都具有沿相对于衬底的垂直方向延伸的柱状部分的对和被形成为耦合所述柱状部分的对的下端的耦合部分；电荷存储层，其被形成为围绕所述柱状部分的侧表面；以及第一导电层，其被形成为围绕所述柱状部分的侧表面和所述电荷存储层。所述第一导电层用作所述存储器基元的栅极电极。

公开(公告)号：CN102037557A

公开(公告)日：2011-04-27

申请号：CN200880120172.5

申请日：2008-12-09

Applicant: 株式会社东芝

Inventor： 福住嘉晃 ,  胜又龙太 ,  木藤大 ,  鬼头杰 ,  田中启安 ,  小森阳介 ,  石月惠 ,  青地英明

IPC: H01L21/8247 ,  H01L27/10 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

CPC classification number: H01L27/11582 ,  G11C16/0483 ,  H01L27/1052 ,  H01L27/11551 ,  H01L27/11556 ,  H01L27/11573 ,  H01L27/11575 ,  H01L27/11578 ,  H01L29/513

Abstract: 一种非易失性半导体存储器件具有多个存储器串，在每一个存储器串中，多个电可重写的存储器基元被串联连接。每一个所述存储器串包括：第一半导体层，每一个所述第一半导体层都具有沿相对于衬底的垂直方向延伸的柱状部分的对和被形成为耦合所述柱状部分的对的下端的耦合部分；电荷存储层，其被形成为围绕所述柱状部分的侧表面；以及第一导电层，其被形成为围绕所述柱状部分的侧表面和所述电荷存储层。所述第一导电层用作所述存储器基元的栅极电极。

公开(公告)号：CN102089878B

公开(公告)日：2013-10-30

申请号：CN200980126764.2

申请日：2009-07-01

Applicant: 株式会社东芝

Inventor： 福住嘉晃 ,  田中启安 ,  小森阳介 ,  石月惠 ,  鬼头杰 ,  青地英明 ,  胜又竜太 ,  木藤大

IPC: H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

CPC classification number: H01L29/7926 ,  G11C16/0466 ,  H01L27/11565 ,  H01L27/11578 ,  H01L27/11582

Abstract: 本发明提供了一种具有高可靠性电荷存储层的非易失性半导体存储器器件。多个绝缘薄膜和多个电极薄膜14被交替堆叠在衬底11上，并在其上设置了沿X方向延伸的多个选择栅电极17和沿Y方向延伸的多个位线BL。提供U形硅构件33，每一个构件均由穿过电极薄膜14和选择栅电极17、其上端连接到位线BL的多个硅柱31和连接置于对角位置的一对硅柱31的下部的连接构件32构成。每一层的电极薄膜14被针对各选择栅电极17划分。通过连接构件32相互连接的一对硅柱31穿过不同的电极薄膜14和不同的选择栅电极17。共同连接到一个位线BL的所有的U形硅构件33被共同连接到另一位线BL。

公开(公告)号：CN102089878A

公开(公告)日：2011-06-08

申请号：CN200980126764.2

申请日：2009-07-01

Applicant: 株式会社东芝

Inventor： 福住嘉晃 ,  田中启安 ,  小森阳介 ,  石月惠 ,  鬼头杰 ,  青地英明 ,  胜又竜太 ,  木藤大

IPC: H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

CPC classification number: H01L29/7926 ,  G11C16/0466 ,  H01L27/11565 ,  H01L27/11578 ,  H01L27/11582

Abstract: 本发明提供了一种具有高可靠性电荷存储层的非易失性半导体存储器器件。多个绝缘薄膜和多个电极薄膜14被交替堆叠在衬底11上，并在其上设置了沿X方向延伸的多个选择栅电极17和沿Y方向延伸的多个位线BL。提供U形硅构件33，每一个构件均由穿过电极薄膜14和选择栅电极17、其上端连接到位线BL的多个硅柱31和连接置于对角位置的一对硅柱31的下部的连接构件32构成。每一层的电极薄膜14被针对各选择栅电极17划分。通过连接构件32相互连接的一对硅柱31穿过不同的电极薄膜14和不同的选择栅电极17。共同连接到一个位线BL的所有的U形硅构件33被共同连接到另一位线BL。

公开(公告)号：CN101911287A

公开(公告)日：2010-12-08

申请号：CN200880122659.7

申请日：2008-12-25

Applicant: 株式会社东芝

Inventor： 国谷卓司 ,  小森阳介 ,  胜又龙太 ,  福住嘉晃 ,  鬼头杰 ,  木藤大 ,  田中启安 ,  石月惠 ,  青地英明

IPC: H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

CPC classification number: H01L29/792 ,  H01L27/115 ,  H01L27/11556 ,  H01L27/11568 ,  H01L29/66833 ,  H01L29/7926

Abstract: 通过在硅衬底上交替地层叠多个介电膜和电极膜形成层叠体。接下来，在层叠体中形成沿层叠方向延伸的通孔。接下来，执行选择性氮化处理，从而在通孔的内表面的与电极膜对应的区域中选择性地形成由氮化硅制成的电荷层。接下来，执行高压氧化处理，从而在电荷层和电极膜之间形成由氧化硅制成的阻止层。接下来，在通孔的内侧表面上形成由氧化硅制成的隧道层。由此，可制造出其中电荷层被分割用于每个电极膜的闪速存储器。