公开(公告)号：CN101647114A

公开(公告)日：2010-02-10

申请号：CN200880010093.9

申请日：2008-04-03

Applicant: 株式会社东芝

Inventor： 田中启安 ,  胜又龙太 ,  青地英明 ,  木藤大 ,  鬼头杰 ,  佐藤充

IPC: H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

CPC classification number: H01L29/792 ,  H01L21/8221 ,  H01L27/0688 ,  H01L27/105 ,  H01L27/11548 ,  H01L27/11551 ,  H01L27/11556 ,  H01L27/11575 ,  H01L27/11578 ,  H01L27/11582 ,  H01L29/7881 ,  H01L29/7926

Abstract: 本发明的半导体存储装置能够密集地配置向字线的引出配线。本发明提供一种三维地层叠了存储器单元的半导体存储装置。具备：能够电气地进行改写的串联连接了多个存储器单元的多个存储串；经由选择晶体管被连接到存储串的一端的位线，其中，上述存储串具备：柱状半导体；形成在柱状半导体的周围的第一绝缘膜；形成在第一绝缘膜的周围的电荷积蓄层；形成在电荷积蓄层的周围的第二绝缘膜；形成在第二绝缘膜的周围的多个电极，存储串的多个电极与其他的存储串的多个电极被共用，分别是2维扩展的导体层，导体层的端部分别在与位线平行的方向上形成为阶梯状。

公开(公告)号：CN101114571B

公开(公告)日：2012-03-14

申请号：CN200710136666.X

申请日：2007-07-18

Applicant: 株式会社东芝

Inventor： 鬼头杰 ,  佐藤充 ,  永田祐三 ,  桥本耕治

IPC: H01L21/00 ,  H01L21/027 ,  H01L21/033 ,  H01L21/768

CPC classification number: H01L21/32139 ,  H01L21/0337 ,  H01L27/105 ,  H01L27/1052

Abstract: 本发明提供一种半导体器件。在作为被刻蚀构件的多晶硅膜上形成第1硬掩模，进而在其上形成由非晶硅构成的第2硬掩模。在对第2硬掩模的所希望的一部分进行了硼等的离子注入后，将第2硬掩模作为掩模刻蚀第1硬掩模。利用湿法刻蚀刻蚀除去第2硬掩模未被进行离子注入的部分。在第1硬掩模的侧壁上形成了侧壁膜后，有选择地刻蚀除去未被上述第2硬掩模覆盖而露出上部的第1硬掩模。

公开(公告)号：CN101114571A

公开(公告)日：2008-01-30

申请号：CN200710136666.X

申请日：2007-07-18

Applicant: 株式会社东芝

Inventor： 鬼头杰 ,  佐藤充 ,  永田祐三 ,  桥本耕治

IPC: H01L21/00 ,  H01L21/027 ,  H01L21/033 ,  H01L21/768

CPC classification number: H01L21/32139 ,  H01L21/0337 ,  H01L27/105 ,  H01L27/1052

Abstract: 本发明提供一种半导体器件的制造方法。在作为被刻蚀构件的多晶硅膜上形成第1硬掩模，进而在其上形成由非晶硅构成的第2硬掩模。在对第2硬掩模的所希望的一部分进行了硼等的离子注入后，将第2硬掩模作为掩模刻蚀第1硬掩模。利用湿法刻蚀刻蚀除去第2硬掩模未被进行离子注入的部分。在第1硬掩模的侧壁上形成了侧壁膜后，有选择地刻蚀除去未被上述第2硬掩模覆盖而露出上部的第1硬掩模。

公开(公告)号：CN103441127A

公开(公告)日：2013-12-11

申请号：CN201310382975.0

申请日：2008-04-03

Applicant: 株式会社东芝

Inventor： 田中启安 ,  胜又龙太 ,  青地英明 ,  木藤大 ,  鬼头杰 ,  佐藤充

IPC: H01L27/115 ,  H01L21/822

CPC classification number: H01L29/792 ,  H01L21/8221 ,  H01L27/0688 ,  H01L27/105 ,  H01L27/11548 ,  H01L27/11551 ,  H01L27/11556 ,  H01L27/11575 ,  H01L27/11578 ,  H01L27/11582 ,  H01L29/7881 ,  H01L29/7926

Abstract: 本发明的半导体存储装置能够密集地配置向字线的引出配线。本发明提供一种三维地层叠了存储器单元的半导体存储装置。具备：能够电气地进行改写的串联连接了多个存储器单元的多个存储串；经由选择晶体管被连接到存储串的一端的位线，其中，上述存储串具备：柱状半导体；形成在柱状半导体的周围的第一绝缘膜；形成在第一绝缘膜的周围的电荷积蓄层；形成在电荷积蓄层的周围的第二绝缘膜；形成在第二绝缘膜的周围的多个电极，存储串的多个电极与其他的存储串的多个电极被共用，分别是2维扩展的导体层，导体层的端部分别在与位线平行的方向上形成为阶梯状。

公开(公告)号：CN101911287B

公开(公告)日：2013-05-15

申请号：CN200880122659.7

申请日：2008-12-25

Applicant: 株式会社东芝

Inventor： 国谷卓司 ,  小森阳介 ,  胜又龙太 ,  福住嘉晃 ,  鬼头杰 ,  木藤大 ,  田中启安 ,  石月惠 ,  青地英明

IPC: H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

CPC classification number: H01L29/792 ,  H01L27/115 ,  H01L27/11556 ,  H01L27/11568 ,  H01L29/66833 ,  H01L29/7926

Abstract: 通过在硅衬底上交替地层叠多个介电膜和电极膜形成层叠体。接下来，在层叠体中形成沿层叠方向延伸的通孔。接下来，执行选择性氮化处理，从而在通孔的内表面的与电极膜对应的区域中选择性地形成由氮化硅制成的电荷层。接下来，执行高压氧化处理，从而在电荷层和电极膜之间形成由氧化硅制成的阻止层。接下来，在通孔的内侧表面上形成由氧化硅制成的隧道层。由此，可制造出其中电荷层被分割用于每个电极膜的闪速存储器。

公开(公告)号：CN100573888C

公开(公告)日：2009-12-23

申请号：CN200710193000.8

申请日：2007-10-17

Applicant: 株式会社东芝

Inventor： 鬼头杰 ,  井上裕文

IPC: H01L27/12 ,  H01L23/522 ,  H01L21/84 ,  H01L21/768 ,  H01L27/115

CPC classification number: H01L27/105 ,  G11C16/10 ,  H01L27/0207 ,  H01L27/0688 ,  H01L27/11556 ,  H01L27/1157 ,  H01L27/11578 ,  H01L27/11582

Abstract: 根据本发明的一个方面，提供了一种非易失性半导体存储装置，包括：衬底；柱状半导体，被设置为垂直于所述衬底；电荷存储叠层膜，被设置在所述柱状半导体周围；第一导体层，其与所述电荷存储叠层膜接触并具有第一端部分，所述第一端部分具有第一端面；第二导体层，其与所述电荷存储叠层膜接触，与所述第一导体层分离并具有第二端部分，所述第二端部分具有第二端面；第一接触插塞，被设置在所述第一端面上；以及第二接触插塞，被设置在所述第二端面上。

公开(公告)号：CN102089878B

公开(公告)日：2013-10-30

申请号：CN200980126764.2

申请日：2009-07-01

Applicant: 株式会社东芝

Inventor： 福住嘉晃 ,  田中启安 ,  小森阳介 ,  石月惠 ,  鬼头杰 ,  青地英明 ,  胜又竜太 ,  木藤大

IPC: H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

CPC classification number: H01L29/7926 ,  G11C16/0466 ,  H01L27/11565 ,  H01L27/11578 ,  H01L27/11582

Abstract: 本发明提供了一种具有高可靠性电荷存储层的非易失性半导体存储器器件。多个绝缘薄膜和多个电极薄膜14被交替堆叠在衬底11上，并在其上设置了沿X方向延伸的多个选择栅电极17和沿Y方向延伸的多个位线BL。提供U形硅构件33，每一个构件均由穿过电极薄膜14和选择栅电极17、其上端连接到位线BL的多个硅柱31和连接置于对角位置的一对硅柱31的下部的连接构件32构成。每一层的电极薄膜14被针对各选择栅电极17划分。通过连接构件32相互连接的一对硅柱31穿过不同的电极薄膜14和不同的选择栅电极17。共同连接到一个位线BL的所有的U形硅构件33被共同连接到另一位线BL。

公开(公告)号：CN102089878A

公开(公告)日：2011-06-08

申请号：CN200980126764.2

申请日：2009-07-01

Applicant: 株式会社东芝

Inventor： 福住嘉晃 ,  田中启安 ,  小森阳介 ,  石月惠 ,  鬼头杰 ,  青地英明 ,  胜又竜太 ,  木藤大

IPC: H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

CPC classification number: H01L29/7926 ,  G11C16/0466 ,  H01L27/11565 ,  H01L27/11578 ,  H01L27/11582

Abstract: 本发明提供了一种具有高可靠性电荷存储层的非易失性半导体存储器器件。多个绝缘薄膜和多个电极薄膜14被交替堆叠在衬底11上，并在其上设置了沿X方向延伸的多个选择栅电极17和沿Y方向延伸的多个位线BL。提供U形硅构件33，每一个构件均由穿过电极薄膜14和选择栅电极17、其上端连接到位线BL的多个硅柱31和连接置于对角位置的一对硅柱31的下部的连接构件32构成。每一层的电极薄膜14被针对各选择栅电极17划分。通过连接构件32相互连接的一对硅柱31穿过不同的电极薄膜14和不同的选择栅电极17。共同连接到一个位线BL的所有的U形硅构件33被共同连接到另一位线BL。

公开(公告)号：CN101911287A

公开(公告)日：2010-12-08

申请号：CN200880122659.7

申请日：2008-12-25

Applicant: 株式会社东芝

Inventor： 国谷卓司 ,  小森阳介 ,  胜又龙太 ,  福住嘉晃 ,  鬼头杰 ,  木藤大 ,  田中启安 ,  石月惠 ,  青地英明

IPC: H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

CPC classification number: H01L29/792 ,  H01L27/115 ,  H01L27/11556 ,  H01L27/11568 ,  H01L29/66833 ,  H01L29/7926

Abstract: 通过在硅衬底上交替地层叠多个介电膜和电极膜形成层叠体。接下来，在层叠体中形成沿层叠方向延伸的通孔。接下来，执行选择性氮化处理，从而在通孔的内表面的与电极膜对应的区域中选择性地形成由氮化硅制成的电荷层。接下来，执行高压氧化处理，从而在电荷层和电极膜之间形成由氧化硅制成的阻止层。接下来，在通孔的内侧表面上形成由氧化硅制成的隧道层。由此，可制造出其中电荷层被分割用于每个电极膜的闪速存储器。

公开(公告)号：CN100550392C

公开(公告)日：2009-10-14

申请号：CN200710088470.8

申请日：2007-03-27

Applicant: 株式会社东芝

Inventor： 鬼头杰 ,  青地英明 ,  胜又龙太 ,  仁田山晃宽 ,  木藤大 ,  田中启安 ,  福住嘉晃 ,  松岡泰之 ,  佐藤充

IPC: H01L27/115 ,  H01L23/522 ,  H01L29/49 ,  H01L21/8247 ,  H01L21/768 ,  H01L21/28

CPC classification number: H01L27/11582 ,  G11C16/0483 ,  H01L21/8221 ,  H01L27/0688 ,  H01L27/105 ,  H01L27/115 ,  H01L27/11556 ,  H01L27/11573 ,  H01L27/11578

Abstract: 提出了一种具有新结构所述的非易失性半导体存储器件，其中存储单元以三维状态层叠，从而可以减小芯片面积。本发明的非易失性半导体存储器件是具有多个存储串的非易失性半导体存储器件，其中多个电可编程存储单元串联连接。该存储串包括柱状半导体；形成在该柱状半导体周围的第一绝缘膜；形成在该第一绝缘膜周围的电荷存储层；形成在该电荷存储层周围的第二绝缘膜；以及形成在该第二绝缘膜周围的第一至第n电极(n是不小于2的自然数)。其中该存储串的第一至第n电极以及其它存储串的第一至第n电极分别形成以二维状态伸展的第一至第n导体层。