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公开(公告)号：CN103441127B
公开(公告)日：2016-08-31
申请号：CN201310382975.0
申请日：2008-04-03
Applicant: 株式会社东芝
IPC: H01L27/115 , H01L21/822
CPC classification number: H01L29/792 , H01L21/8221 , H01L27/0688 , H01L27/105 , H01L27/11548 , H01L27/11551 , H01L27/11556 , H01L27/11575 , H01L27/11578 , H01L27/11582 , H01L29/7881 , H01L29/7926
Abstract: 本发明的半导体存储装置能够密集地配置向字线的引出配线。本发明提供一种三维地层叠了存储器单元的半导体存储装置。具备：能够电气地进行改写的串联连接了多个存储器单元的多个存储串；经由选择晶体管被连接到存储串的一端的位线，其中，上述存储串具备：柱状半导体；形成在柱状半导体的周围的第一绝缘膜；形成在第一绝缘膜的周围的电荷积蓄层；形成在电荷积蓄层的周围的第二绝缘膜；形成在第二绝缘膜的周围的多个电极，存储串的多个电极与其他的存储串的多个电极被共用，分别是2维扩展的导体层，导体层的端部分别在与位线平行的方向上形成为阶梯状。
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公开(公告)号：CN100550392C
公开(公告)日：2009-10-14
申请号：CN200710088470.8
申请日：2007-03-27
Applicant: 株式会社东芝
IPC: H01L27/115 , H01L23/522 , H01L29/49 , H01L21/8247 , H01L21/768 , H01L21/28
CPC classification number: H01L27/11582 , G11C16/0483 , H01L21/8221 , H01L27/0688 , H01L27/105 , H01L27/115 , H01L27/11556 , H01L27/11573 , H01L27/11578
Abstract: 提出了一种具有新结构所述的非易失性半导体存储器件，其中存储单元以三维状态层叠，从而可以减小芯片面积。本发明的非易失性半导体存储器件是具有多个存储串的非易失性半导体存储器件，其中多个电可编程存储单元串联连接。该存储串包括柱状半导体；形成在该柱状半导体周围的第一绝缘膜；形成在该第一绝缘膜周围的电荷存储层；形成在该电荷存储层周围的第二绝缘膜；以及形成在该第二绝缘膜周围的第一至第n电极(n是不小于2的自然数)。其中该存储串的第一至第n电极以及其它存储串的第一至第n电极分别形成以二维状态伸展的第一至第n导体层。
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Patent Agency Ranking
公开(公告)号：CN101055875A
公开(公告)日：2007-10-17
申请号：CN200710088470.8
申请日：2007-03-27
Applicant: 株式会社东芝
IPC: H01L27/115 , H01L23/522 , H01L29/49 , H01L21/8247 , H01L21/768 , H01L21/28
CPC classification number: H01L27/11582 , G11C16/0483 , H01L21/8221 , H01L27/0688 , H01L27/105 , H01L27/115 , H01L27/11556 , H01L27/11573 , H01L27/11578
Abstract: 提出了一种具有新结构所述的非易失性半导体存储器件，其中存储单元以三维状态层叠，从而可以减小芯片面积。本发明的非易失性半导体存储器件是具有多个存储串的非易失性半导体存储器件，其中多个电可编程存储单元串联连接。该存储串包括柱状半导体；形成在该柱状半导体周围的第一绝缘膜；形成在该第一绝缘膜周围的电荷存储层；形成在该电荷存储层周围的第二绝缘膜；以及形成在该第二绝缘膜周围的第一至第n电极(n是不小于2的自然数)。其中该存储串的第一至第n电极以及其它存储串的第一至第n电极分别形成以二维状态伸展的第一至第n导体层。
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公开(公告)号：CN101647114A
公开(公告)日：2010-02-10
申请号：CN200880010093.9
申请日：2008-04-03
Applicant: 株式会社东芝
IPC: H01L21/8247 , H01L27/115 , H01L29/788 , H01L29/792
CPC classification number: H01L29/792 , H01L21/8221 , H01L27/0688 , H01L27/105 , H01L27/11548 , H01L27/11551 , H01L27/11556 , H01L27/11575 , H01L27/11578 , H01L27/11582 , H01L29/7881 , H01L29/7926
Abstract: 本发明的半导体存储装置能够密集地配置向字线的引出配线。本发明提供一种三维地层叠了存储器单元的半导体存储装置。具备：能够电气地进行改写的串联连接了多个存储器单元的多个存储串；经由选择晶体管被连接到存储串的一端的位线，其中，上述存储串具备：柱状半导体；形成在柱状半导体的周围的第一绝缘膜；形成在第一绝缘膜的周围的电荷积蓄层；形成在电荷积蓄层的周围的第二绝缘膜；形成在第二绝缘膜的周围的多个电极，存储串的多个电极与其他的存储串的多个电极被共用，分别是2维扩展的导体层，导体层的端部分别在与位线平行的方向上形成为阶梯状。
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公开(公告)号：CN101114571B
公开(公告)日：2012-03-14
申请号：CN200710136666.X
申请日：2007-07-18
Applicant: 株式会社东芝
IPC: H01L21/00 , H01L21/027 , H01L21/033 , H01L21/768
CPC classification number: H01L21/32139 , H01L21/0337 , H01L27/105 , H01L27/1052
Abstract: 本发明提供一种半导体器件。在作为被刻蚀构件的多晶硅膜上形成第1硬掩模，进而在其上形成由非晶硅构成的第2硬掩模。在对第2硬掩模的所希望的一部分进行了硼等的离子注入后，将第2硬掩模作为掩模刻蚀第1硬掩模。利用湿法刻蚀刻蚀除去第2硬掩模未被进行离子注入的部分。在第1硬掩模的侧壁上形成了侧壁膜后，有选择地刻蚀除去未被上述第2硬掩模覆盖而露出上部的第1硬掩模。
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公开(公告)号：CN101114571A
公开(公告)日：2008-01-30
申请号：CN200710136666.X
申请日：2007-07-18
Applicant: 株式会社东芝
IPC: H01L21/00 , H01L21/027 , H01L21/033 , H01L21/768
CPC classification number: H01L21/32139 , H01L21/0337 , H01L27/105 , H01L27/1052
Abstract: 本发明提供一种半导体器件的制造方法。在作为被刻蚀构件的多晶硅膜上形成第1硬掩模，进而在其上形成由非晶硅构成的第2硬掩模。在对第2硬掩模的所希望的一部分进行了硼等的离子注入后，将第2硬掩模作为掩模刻蚀第1硬掩模。利用湿法刻蚀刻蚀除去第2硬掩模未被进行离子注入的部分。在第1硬掩模的侧壁上形成了侧壁膜后，有选择地刻蚀除去未被上述第2硬掩模覆盖而露出上部的第1硬掩模。
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公开(公告)号：CN103441127A
公开(公告)日：2013-12-11
申请号：CN201310382975.0
申请日：2008-04-03
Applicant: 株式会社东芝
IPC: H01L27/115 , H01L21/822
CPC classification number: H01L29/792 , H01L21/8221 , H01L27/0688 , H01L27/105 , H01L27/11548 , H01L27/11551 , H01L27/11556 , H01L27/11575 , H01L27/11578 , H01L27/11582 , H01L29/7881 , H01L29/7926
Abstract: 本发明的半导体存储装置能够密集地配置向字线的引出配线。本发明提供一种三维地层叠了存储器单元的半导体存储装置。具备：能够电气地进行改写的串联连接了多个存储器单元的多个存储串；经由选择晶体管被连接到存储串的一端的位线，其中，上述存储串具备：柱状半导体；形成在柱状半导体的周围的第一绝缘膜；形成在第一绝缘膜的周围的电荷积蓄层；形成在电荷积蓄层的周围的第二绝缘膜；形成在第二绝缘膜的周围的多个电极，存储串的多个电极与其他的存储串的多个电极被共用，分别是2维扩展的导体层，导体层的端部分别在与位线平行的方向上形成为阶梯状。
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