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公开(公告)号：CN101023492A
公开(公告)日：2007-08-22
申请号：CN200580031611.1
申请日：2005-09-30
Applicant: 株式会社东芝
CPC classification number: G11C8/10 , G11C8/08 , G11C11/005 , G11C16/0425 , G11C16/0483 , G11C16/08 , G11C16/10 , G11C16/26 , H01L27/115
Abstract: 一种半导体存储设备，包括存储单元阵列(10)、字线(WL)、和行解码器(20)。存储单元阵列(10)包括以矩阵排列的存储单元(MC)。存储单元(MC)包括具有电荷累积层(210)和控制栅极(230)的第一MOS晶体管(MT)和第二MOS晶体管(ST)。字线(WL)连接第一MOS晶体管(MT)的控制栅极(230)。行解码器(20)包括第一地址解码电路(141)、第二地址解码电路(142)和传输门(150)。第一地址解码电路(141)解码n位行地址信号中的m位(m和n是满足表达式m＜n的自然数)。第二地址解码电路(142)解码行地址信号中的(n－m)位。传输门(150)根据第二地址解码电路(142)的输出将第一地址解码电路的(141)的输出提供到字线(WL)。
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公开(公告)号：CN100590734C
公开(公告)日：2010-02-17
申请号：CN200710161728.2
申请日：2007-09-24
Applicant: 株式会社东芝
Inventor： 神田和重
IPC: G11C8/12 , H01L25/00 , H01L23/488
CPC classification number: G11C17/14 , G11C5/02 , H01L23/49575 , H01L2224/48091 , H01L2224/4826 , H01L2225/0651 , H01L2225/06513 , H01L2225/06541 , H01L2924/13091 , H01L2924/181 , H01L2924/00014 , H01L2924/00 , H01L2924/00012
Abstract: 本发明半导体存储装置，具有从共同连接的输入输出焊盘和控制焊盘输入控制信号的多个半导体芯片。半导体芯片具有存储表示自身的地址的自身芯片地址的自身地址存储部、将上述自身芯片地址与通过上述输入输出焊盘从外部输入的选择地址比较而进行一致判断的判断部和根据该一致判断而将上述控制信号设定为有效或无效的控制信号设定部。
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公开(公告)号：CN102412239B
公开(公告)日：2015-11-11
申请号：CN201110254740.4
申请日：2011-08-31
Applicant: 株式会社东芝
IPC: H01L25/00 , H01L25/065 , H01L23/525 , H01L21/98
CPC classification number: H01L24/97 , G11C5/025 , H01L21/76898 , H01L22/22 , H01L23/3107 , H01L23/481 , H01L23/4951 , H01L23/49575 , H01L24/16 , H01L24/48 , H01L25/0657 , H01L2224/13009 , H01L2224/4826 , H01L2224/97 , H01L2225/0651 , H01L2225/06513 , H01L2225/06541 , H01L2225/06596 , H01L2924/00014 , H01L2924/01029 , H01L2924/01033 , H01L2924/01058 , H01L2924/01075 , H01L2924/01078 , H01L2924/014 , H01L2924/1203 , H01L2924/13091 , H01L2924/1431 , H01L2924/1434 , H01L2924/1438 , H01L2924/181 , H01L2224/81 , H01L2924/00012 , H01L2224/45099 , H01L2224/45015 , H01L2924/207
Abstract: 本发明涉及半导体器件及其制造方法，半导体器件具备：将多个半导体芯片层叠而构成的层叠芯片；和在上述多个半导体芯片上分别设置并且使不良的半导体芯片不激活的多个不激活电路，上述多个半导体芯片分别具有多个半导体基板和在上述多个半导体基板内形成的多个贯通电极，上述多个贯通电极被电连接。
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Patent Agency Ranking
公开(公告)号：CN102412239A
公开(公告)日：2012-04-11
申请号：CN201110254740.4
申请日：2011-08-31
Applicant: 株式会社东芝
IPC: H01L25/00 , H01L25/065 , H01L23/525 , H01L21/98
CPC classification number: H01L24/97 , G11C5/025 , H01L21/76898 , H01L22/22 , H01L23/3107 , H01L23/481 , H01L23/4951 , H01L23/49575 , H01L24/16 , H01L24/48 , H01L25/0657 , H01L2224/13009 , H01L2224/4826 , H01L2224/97 , H01L2225/0651 , H01L2225/06513 , H01L2225/06541 , H01L2225/06596 , H01L2924/00014 , H01L2924/01029 , H01L2924/01033 , H01L2924/01058 , H01L2924/01075 , H01L2924/01078 , H01L2924/014 , H01L2924/1203 , H01L2924/13091 , H01L2924/1431 , H01L2924/1434 , H01L2924/1438 , H01L2924/181 , H01L2224/81 , H01L2924/00012 , H01L2224/45099 , H01L2224/45015 , H01L2924/207
Abstract: 本发明涉及半导体器件及其制造方法，半导体器件具备：将多个半导体芯片层叠而构成的层叠芯片；和在上述多个半导体芯片上分别设置并且使不良的半导体芯片不激活的多个不激活电路，上述多个半导体芯片分别具有多个半导体基板和在上述多个半导体基板内形成的多个贯通电极，上述多个贯通电极被电连接。
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公开(公告)号：CN102341862B
公开(公告)日：2015-03-11
申请号：CN201080010186.9
申请日：2010-03-12
Applicant: 株式会社东芝
Inventor： 神田和重
IPC: G11C13/00
CPC classification number: G11C13/00 , G11C7/1021 , G11C7/22 , G11C13/0023 , G11C13/004 , G11C13/0061 , G11C13/0069 , G11C2213/51 , G11C2213/71 , G11C2213/72
Abstract: 一种半导体存储器装置，包括：多个存储器基元阵列，每个存储器基元阵列包括多个存储器基元，所述多个存储器基元阵列被层叠在半导体基底上以形成三维结构；以及数据输入/输出电路，其包括第一地址缓冲器和第二地址缓冲器以及控制器，所述第一地址缓冲器和第二地址缓冲器被配置为存储所述多个存储器基元的第一地址和第二地址，所述控制器被配置为在数据输入/输出时执行控制以将所述第一地址和所述第二地址分时输出到第一地址总线和第二地址总线。
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公开(公告)号：CN101023492B
公开(公告)日：2011-04-06
申请号：CN200580031611.1
申请日：2005-09-30
Applicant: 株式会社东芝
CPC classification number: G11C8/10 , G11C8/08 , G11C11/005 , G11C16/0425 , G11C16/0483 , G11C16/08 , G11C16/10 , G11C16/26 , H01L27/115
Abstract: 一种半导体存储设备，包括存储单元阵列(10)、字线(WL)、和行解码器(20)。存储单元阵列(10)包括以矩阵排列的存储单元(MC)。存储单元(MC)包括具有电荷累积层(210)和控制栅极(230)的第一MOS晶体管(MT)和第二MOS晶体管(ST)。字线(WL)连接第一MOS晶体管(MT)的控制栅极(230)。行解码器(20)包括第一地址解码电路(141)、第二地址解码电路(142)和传输门(150)。第一地址解码电路(141)解码n位行地址信号中的m位(m和n是满足表达式m＜n的自然数)。第二地址解码电路(142)解码行地址信号中的(n-m)位。传输门(150)根据第二地址解码电路(142)的输出将第一地址解码电路的(141)的输出提供到字线(WL)。
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公开(公告)号：CN102341862A
公开(公告)日：2012-02-01
申请号：CN201080010186.9
申请日：2010-03-12
Applicant: 株式会社东芝
Inventor： 神田和重
IPC: G11C13/00
CPC classification number: G11C13/00 , G11C7/1021 , G11C7/22 , G11C13/0023 , G11C13/004 , G11C13/0061 , G11C13/0069 , G11C2213/51 , G11C2213/71 , G11C2213/72
Abstract: 一种半导体存储器装置，包括：多个存储器基元阵列，每个存储器基元阵列包括多个存储器基元，所述多个存储器基元阵列被层叠在半导体基底上以形成三维结构；以及数据输入/输出电路，其包括第一地址缓冲器和第二地址缓冲器以及控制器，所述第一地址缓冲器和第二地址缓冲器被配置为存储所述多个存储器基元的第一地址和第二地址，所述控制器被配置为在数据输入/输出时执行控制以将所述第一地址和所述第二地址分时输出到第一地址总线和第二地址总线。
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公开(公告)号：CN101149964A
公开(公告)日：2008-03-26
申请号：CN200710161728.2
申请日：2007-09-24
Applicant: 株式会社东芝
Inventor： 神田和重
IPC: G11C8/12 , H01L25/00 , H01L23/488
CPC classification number: G11C17/14 , G11C5/02 , H01L23/49575 , H01L2224/48091 , H01L2224/4826 , H01L2225/0651 , H01L2225/06513 , H01L2225/06541 , H01L2924/13091 , H01L2924/181 , H01L2924/00014 , H01L2924/00 , H01L2924/00012
Abstract: 本发明半导体存储装置，具有从共同连接的输入输出焊盘和控制焊盘输入控制信号的多个半导体芯片。半导体芯片具有存储表示自身的地址的自身芯片地址的自身地址存储部、将上述自身芯片地址与通过上述输入输出焊盘从外部输入的选择地址比较而进行一致判断的判断部和根据该一致判断而将上述控制信号设定为有效或无效的控制信号设定部。
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