公开(公告)号：CN102412239B

公开(公告)日：2015-11-11

申请号：CN201110254740.4

申请日：2011-08-31

Applicant: 株式会社东芝

Inventor： 井上谕 ,  神田和重 ,  清水有威

IPC: H01L25/00 ,  H01L25/065 ,  H01L23/525 ,  H01L21/98

CPC classification number: H01L24/97 ,  G11C5/025 ,  H01L21/76898 ,  H01L22/22 ,  H01L23/3107 ,  H01L23/481 ,  H01L23/4951 ,  H01L23/49575 ,  H01L24/16 ,  H01L24/48 ,  H01L25/0657 ,  H01L2224/13009 ,  H01L2224/4826 ,  H01L2224/97 ,  H01L2225/0651 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2225/06596 ,  H01L2924/00014 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01058 ,  H01L2924/01075 ,  H01L2924/01078 ,  H01L2924/014 ,  H01L2924/1203 ,  H01L2924/13091 ,  H01L2924/1431 ,  H01L2924/1434 ,  H01L2924/1438 ,  H01L2924/181 ,  H01L2224/81 ,  H01L2924/00012 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

Abstract: 本发明涉及半导体器件及其制造方法，半导体器件具备：将多个半导体芯片层叠而构成的层叠芯片；和在上述多个半导体芯片上分别设置并且使不良的半导体芯片不激活的多个不激活电路，上述多个半导体芯片分别具有多个半导体基板和在上述多个半导体基板内形成的多个贯通电极，上述多个贯通电极被电连接。

公开(公告)号：CN102412239A

公开(公告)日：2012-04-11

申请号：CN201110254740.4

申请日：2011-08-31

Applicant: 株式会社东芝

Inventor： 井上谕 ,  神田和重 ,  清水有威

IPC: H01L25/00 ,  H01L25/065 ,  H01L23/525 ,  H01L21/98

CPC classification number: H01L24/97 ,  G11C5/025 ,  H01L21/76898 ,  H01L22/22 ,  H01L23/3107 ,  H01L23/481 ,  H01L23/4951 ,  H01L23/49575 ,  H01L24/16 ,  H01L24/48 ,  H01L25/0657 ,  H01L2224/13009 ,  H01L2224/4826 ,  H01L2224/97 ,  H01L2225/0651 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2225/06596 ,  H01L2924/00014 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01058 ,  H01L2924/01075 ,  H01L2924/01078 ,  H01L2924/014 ,  H01L2924/1203 ,  H01L2924/13091 ,  H01L2924/1431 ,  H01L2924/1434 ,  H01L2924/1438 ,  H01L2924/181 ,  H01L2224/81 ,  H01L2924/00012 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

Abstract: 本发明涉及半导体器件及其制造方法，半导体器件具备：将多个半导体芯片层叠而构成的层叠芯片；和在上述多个半导体芯片上分别设置并且使不良的半导体芯片不激活的多个不激活电路，上述多个半导体芯片分别具有多个半导体基板和在上述多个半导体基板内形成的多个贯通电极，上述多个贯通电极被电连接。