公开(公告)号：CN102290100A

公开(公告)日：2011-12-21

申请号：CN201110085787.2

申请日：2011-02-28

Applicant: 株式会社东芝

Inventor： 平田义治

IPC: G11C11/4193

CPC classification number: G11C5/145 ,  G11C5/147

Abstract: 根据一个实施例，提供包括多个升压电路、调节器和多个开关的半导体集成电路装置。在上述多个升压电路中，输入输入电压且将上述输入电压升压以分别产生不同值的升压电压。调节器能够将上述升压电压降压以产生多个降压电压。上述开关连接在上述多个升压电路和上述调节器之间，并选择性地将来自上述升压电路的上述升压电压提供给上述调节器作为电源电压。

公开(公告)号：CN101023492B

公开(公告)日：2011-04-06

申请号：CN200580031611.1

申请日：2005-09-30

Applicant: 株式会社东芝

Inventor： 神田和重 ,  梅泽明 ,  柿添和彦 ,  榛叶芳秋 ,  平田义治

IPC: G11C8/08 ,  G11C8/10 ,  G11C16/08 ,  G11C16/12

CPC classification number: G11C8/10 ,  G11C8/08 ,  G11C11/005 ,  G11C16/0425 ,  G11C16/0483 ,  G11C16/08 ,  G11C16/10 ,  G11C16/26 ,  H01L27/115

Abstract: 一种半导体存储设备，包括存储单元阵列(10)、字线(WL)、和行解码器(20)。存储单元阵列(10)包括以矩阵排列的存储单元(MC)。存储单元(MC)包括具有电荷累积层(210)和控制栅极(230)的第一MOS晶体管(MT)和第二MOS晶体管(ST)。字线(WL)连接第一MOS晶体管(MT)的控制栅极(230)。行解码器(20)包括第一地址解码电路(141)、第二地址解码电路(142)和传输门(150)。第一地址解码电路(141)解码n位行地址信号中的m位(m和n是满足表达式m＜n的自然数)。第二地址解码电路(142)解码行地址信号中的(n-m)位。传输门(150)根据第二地址解码电路(142)的输出将第一地址解码电路的(141)的输出提供到字线(WL)。

公开(公告)号：CN101023492A

公开(公告)日：2007-08-22

申请号：CN200580031611.1

申请日：2005-09-30

Applicant: 株式会社东芝

Inventor： 神田和重 ,  梅泽明 ,  柿添和彦 ,  榛叶芳秋 ,  平田义治

IPC: G11C8/08 ,  G11C8/10 ,  G11C16/08 ,  G11C16/12

CPC classification number: G11C8/10 ,  G11C8/08 ,  G11C11/005 ,  G11C16/0425 ,  G11C16/0483 ,  G11C16/08 ,  G11C16/10 ,  G11C16/26 ,  H01L27/115

Abstract: 一种半导体存储设备，包括存储单元阵列(10)、字线(WL)、和行解码器(20)。存储单元阵列(10)包括以矩阵排列的存储单元(MC)。存储单元(MC)包括具有电荷累积层(210)和控制栅极(230)的第一MOS晶体管(MT)和第二MOS晶体管(ST)。字线(WL)连接第一MOS晶体管(MT)的控制栅极(230)。行解码器(20)包括第一地址解码电路(141)、第二地址解码电路(142)和传输门(150)。第一地址解码电路(141)解码n位行地址信号中的m位(m和n是满足表达式m＜n的自然数)。第二地址解码电路(142)解码行地址信号中的(n－m)位。传输门(150)根据第二地址解码电路(142)的输出将第一地址解码电路的(141)的输出提供到字线(WL)。