公开(公告)号：CN102347353B

公开(公告)日：2014-08-06

申请号：CN201110219877.6

申请日：2011-08-02

Applicant: 株式会社东芝

Inventor： 富田幸太 ,  松田升 ,  浦秀幸

IPC: H01L29/423 ,  H01L29/78

CPC classification number: H01L29/7813 ,  H01L29/0653 ,  H01L29/0657 ,  H01L29/0661 ,  H01L29/0696 ,  H01L29/402 ,  H01L29/404 ,  H01L29/407 ,  H01L29/41741 ,  H01L29/41766 ,  H01L29/42372 ,  H01L29/7811

Abstract: 本实施方式的半导体装置依次具备：第一电极(13)、第一导电型的第一半导体层(1)、第一导电型的第二半导体层(2)、第二导电型的第三半导体层(3)、第一导电型的第四半导体层(4)。元件区域在第一沟槽(5)的内部具备栅电极(8)。环状结构的第二沟槽(6)贯穿所述第四半导体层(4)和所述第三半导体层(3)而到达所述第二半导体层(2)，形成在内侧具有元件区域的第一区域和在外侧包围所述第一区域的第二区域。第一开口部(14)设置在相邻的所述第一沟槽(5)间。宽度比第一开口部(14)宽的第二开口部(15)设置在元件区域的外侧的第一区域。第二电极(17)经由第一开口部(14)和第二开口部(15)与第三半导体层(3)和第四半导体层(4)电连接。

公开(公告)号：CN102097470B

公开(公告)日：2013-03-20

申请号：CN201010267857.1

申请日：2010-08-30

Applicant: 株式会社东芝

Inventor： 富田幸太 ,  松田升 ,  浦秀幸

IPC: H01L29/78 ,  H01L29/41 ,  H01L21/336 ,  H01L21/28

CPC classification number: H01L29/7811 ,  H01L29/0638 ,  H01L29/0696 ,  H01L29/402 ,  H01L29/407 ,  H01L29/41766 ,  H01L29/42372 ,  H01L29/4238 ,  H01L29/66727 ,  H01L29/66734 ,  H01L29/7813

Abstract: 本发明提供一种半导体器件及其制造方法。该半导体器件具备第一导电型的第一半导体层、第一导电型的第二半导体层、第二导电型的第三半导体层、第一导电型的第四半导体层、第一沟槽、第二沟槽、绝缘膜、栅极电极、第一主电极、第二主电极、沟道截断层以及沟道截断电极。第一沟槽贯通第四半导体层以及第三半导体层而到达第二半导体层。第二沟槽贯通比第一沟槽靠终端侧的第四半导体层以及第三半导体层而到达第二半导体层。第二沟槽将第四半导体层以及第三半导体层分割为包括形成有第一沟槽的区域的元件部和终端部。沟道截断层隔着绝缘膜设置在第二沟槽内。沟道截断电极设置在第三半导体层以及第四半导体层的终端部上，将沟道截断层与终端部连接。

公开(公告)号：CN118676203A

公开(公告)日：2024-09-20

申请号：CN202310731624.X

申请日：2023-06-20

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 富田幸太 ,  西胁达也

IPC: H01L29/78 ,  H01L29/423 ,  H01L23/48

Abstract: 本发明的实施方式涉及半导体装置。一个实施方式的半导体装置具备：第一电极；第一导电型的第一半导体区域，配置在所述第一电极的上方；绝缘膜，配置在所述第一半导体区域中；第二电极，配置在所述绝缘膜中；第二导电型的第二半导体区域，隔着所述绝缘膜与所述第二电极相邻；第一导电型的第三半导体区域，配置在所述第二半导体区域之上；以及第三电极，在第一侧面与所述第一半导体区域相接而形成肖特基结，在所述第一侧面的相反侧的第二侧面与所述第二半导体区域以及所述第三半导体区域相接，底面位于比所述第二半导体区域的底面靠上的位置，与所述接触部电连接。

公开(公告)号：CN117727767A

公开(公告)日：2024-03-19

申请号：CN202211675250.6

申请日：2022-12-26

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 斋藤圭太 ,  富田幸太 ,  西胁达也 ,  齐藤泰伸

IPC: H01L29/06 ,  H01L29/40 ,  H01L29/423 ,  H01L29/78

Abstract: 实施方式涉及半导体装置，能够提供一种能降低导通电阻的半导体装置。半导体装置具备：第一电极；半导体部分，配置在所述第一电极上；第二电极，配置在所述半导体部分上的第一区域中；第三电极，配置在所述半导体部分上的第二区域中；绝缘构件，配置在所述半导体部分内的所述第一区域和所述第二区域中；第四电极，配置在所述绝缘构件内的所述第一区域和所述第二区域中；第五电极，配置在所述绝缘构件内的所述第一区域和所述第二区域中的、所述第一电极与所述第四电极之间；以及导电构件，配置在所述第二区域中，与所述第三电极、所述第四电极和所述第五电极连接。

公开(公告)号：CN116825839A

公开(公告)日：2023-09-29

申请号：CN202210773477.8

申请日：2022-07-01

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 出口贵史 ,  富田幸太

IPC: H01L29/78 ,  H01L29/423

Abstract: 半导体装置具备：第一电极；第一导电型的第一半导体区域；第二导电型的第二半导体区域；第一导电型的第三半导体区域；第一导电部，隔着第一绝缘部设于第一半导体区域中且包含第二导电型的杂质；第一栅极电极，隔着第一层间绝缘部设于第一导电部之上，在与从第一电极朝向第一半导体区域的第一方向垂直的第二方向上隔着第一栅极绝缘层与第二半导体区域面对，包含第一导电型的杂质；及第二电极，设于第二及第三半导体区域之上且与第二、第三半导体区域以及第一导电部电连接。第一层间绝缘部中的第一导电型的杂质浓度比第一绝缘部中的第一导电型的杂质浓度高。第一层间绝缘部中的第二导电型的杂质浓度比第一绝缘部中的第二导电型的杂质浓度高。

公开(公告)号：CN113410283B

公开(公告)日：2024-06-25

申请号：CN202010798593.6

申请日：2020-08-11

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 富田幸太 ,  加藤浩朗

IPC: H01L29/06 ,  H01L29/78 ,  H01L21/336

Abstract: 半导体装置具有半导体部、所述半导体部的背面上的第一电极及表面上的第二电极、控制电极、第三电极、第一～第三绝缘部。所述控制电极、所述第三电极配置于所述半导体部和所述第二电极之间的沟槽的内部。所述第一绝缘部将所述控制电极从所述半导体部电绝缘，所述第二绝缘部将所述第三电极从所述半导体部电绝缘。所述第三绝缘部将所述第三电极从所述控制电极电绝缘。所述第二绝缘部包括第一、第二绝缘膜及第三绝缘膜的一部分。所述第一绝缘膜位于所述半导体部和所述第三电极之间，所述第二绝缘膜位于所述第一绝缘膜和所述第三电极之间。所述第三绝缘膜包括位于所述第一绝缘膜和所述第二绝缘膜之间的第一部分和在所述第三绝缘部中延伸的第二部分。

公开(公告)号：CN113053994A

公开(公告)日：2021-06-29

申请号：CN202010798546.1

申请日：2020-08-11

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 岸本裕幸 ,  加藤浩朗 ,  西口俊史 ,  下村纱矢 ,  富田幸太

IPC: H01L29/06 ,  H01L29/40 ,  H01L29/78 ,  H01L21/336

Abstract: 实施方式涉及半导体装置及其制造方法。半导体装置具备：半导体部、设置于半导体部的背面上的第一电极、设置于半导体部的表面上的第二电极、以及控制电极，在半导体部与第二电极之间配置于设置于半导体部的沟槽的内部，通过第一绝缘膜与半导体部电绝缘，通过第二绝缘膜与第二电极电绝缘。控制电极包括设置于从第一绝缘膜以及第二绝缘膜分离的位置的第三绝缘膜。半导体部包括第一导电型的第一半导体层、第二导电型的第二半导体层、以及第一导电型的第三半导体层。第一层在第一电极与第二电极之间延伸。第二层设置于第一层与第二电极之间。第三层选择性地设置于第二层与第二电极之间。

公开(公告)号：CN104091824B

公开(公告)日：2017-06-09

申请号：CN201410320052.7

申请日：2011-08-02

Applicant: 株式会社东芝

Inventor： 富田幸太 ,  松田升 ,  浦秀幸

IPC: H01L29/417 ,  H01L29/78 ,  H01L29/06

CPC classification number: H01L29/7813 ,  H01L29/0653 ,  H01L29/0657 ,  H01L29/0661 ,  H01L29/0696 ,  H01L29/402 ,  H01L29/404 ,  H01L29/407 ,  H01L29/41741 ,  H01L29/41766 ,  H01L29/42372 ,  H01L29/7811

Abstract: 本实施方式的半导体装置依次具备：第一电极(13)、第1导电型的第一半导体层(1)、第1导电型的第二半导体层(2)、第2导电型的第三半导体层(3)、第1导电型的第四半导体层(4)。元件区域在第一沟槽(5)的内部具备栅电极(8)。环状结构的第二沟槽(6)贯穿所述第四半导体层(4)和所述第三半导体层(3)而到达所述第二半导体层(2)，形成在内侧具有元件区域的第一区域和在外侧包围所述第一区域的第二区域。第一开口部(14)设置在相邻的所述第一沟槽(5)间。宽度比第一开口部(14)宽的第二开口部(15)设置在元件区域的外侧的第一区域。第二电极(17)经由第一开口部(14)和第二开口部(15)与第三半导体层(3)和第四半导体层(4)电连接。

公开(公告)号：CN102347353A

公开(公告)日：2012-02-08

申请号：CN201110219877.6

申请日：2011-08-02

Applicant: 株式会社东芝

Inventor： 富田幸太 ,  松田升 ,  浦秀幸

IPC: H01L29/423 ,  H01L29/78

CPC classification number: H01L29/7813 ,  H01L29/0653 ,  H01L29/0657 ,  H01L29/0661 ,  H01L29/0696 ,  H01L29/402 ,  H01L29/404 ,  H01L29/407 ,  H01L29/41741 ,  H01L29/41766 ,  H01L29/42372 ,  H01L29/7811

Abstract: 本实施方式的半导体装置依次具备：第一电极(13)、第一导电型的第一半导体层(1)、第一导电型的第二半导体层(2)、第二导电型的第三半导体层(3)、第一导电型的第四半导体层(4)。元件区域在第一沟槽(5)的内部具备栅电极(8)。环状结构的第二沟槽(6)贯穿所述第四半导体层(4)和所述第三半导体层(3)而到达所述第二半导体层(2)，形成在内侧具有元件区域的第一区域和在外侧包围所述第一区域的第二区域。第一开口部(14)设置在相邻的所述第一沟槽(5)间。宽度比第一开口部(14)宽的第二开口部(15)设置在元件区域的外侧的第一区域。第二电极(17)经由第一开口部(14)和第二开口部(15)与第三半导体层(3)和第四半导体层(4)电连接。

公开(公告)号：CN119545872A

公开(公告)日：2025-02-28

申请号：CN202411735025.6

申请日：2020-08-11

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 岸本裕幸 ,  加藤浩朗 ,  西口俊史 ,  下村纱矢 ,  富田幸太

IPC: H10D62/10 ,  H10D64/00 ,  H10D30/63 ,  H10D30/01

Abstract: 实施方式涉及半导体装置及其制造方法。半导体装置具备：半导体部、设置于半导体部的背面上的第一电极、设置于半导体部的表面上的第二电极、以及控制电极，在半导体部与第二电极之间配置于设置于半导体部的沟槽的内部，通过第一绝缘膜与半导体部电绝缘，通过第二绝缘膜与第二电极电绝缘。控制电极包括设置于从第一绝缘膜以及第二绝缘膜分离的位置的第三绝缘膜。半导体部包括第一导电型的第一半导体层、第二导电型的第二半导体层、以及第一导电型的第三半导体层。第一层在第一电极与第二电极之间延伸。第二层设置于第一层与第二电极之间。第三层选择性地设置于第二层与第二电极之间。