公开(公告)号：CN104916329A

公开(公告)日：2015-09-16

申请号：CN201410454213.1

申请日：2014-09-05

Applicant: 株式会社东芝

Inventor： 桥本寿文 ,  二山拓也 ,  田中启安

IPC: G11C16/24 ,  H01L27/115

CPC classification number: G11C16/26 ,  G11C7/18 ,  G11C16/0483 ,  G11C16/3427

Abstract: 本发明使非易失性半导体存储装置的读出动作成为高可靠性。根据一实施方式，多个存储串具有存储单元，该存储单元在与第1及第2方向交叉的第3方向贯通多个区块的各者，在内侧部设有半导体支柱，在外侧部设有存储层，在第3方向由多个存储单元晶体管所积层形成多个位线连接于存储串，且在第2方向并排设置。控制部进行如下控制，即，以并排设置的L条的位线为单位，依次读出连接于位线的存储单元的数据，其中，L为大于等于3的整数。

公开(公告)号：CN106531219A

公开(公告)日：2017-03-22

申请号：CN201610137236.9

申请日：2016-03-10

Applicant: 株式会社东芝

Inventor： 桥本寿文 ,  中野威

IPC: G11C16/26 ,  G11C16/08

Abstract: 本发明的实施方式提供一种可靠性高的存储器装置。实施方式的存储器装置包含：第1存储单元，设置在沿与半导体衬底交叉的方向延伸的半导体层的侧面上；以及控制器，控制对所述第1存储单元的写入动作；并且在第1编程动作后的第1验证动作时，在進行对所述第1存储单元的数据读取后，对所述半导体层进行充电。

公开(公告)号：CN107025938A

公开(公告)日：2017-08-08

申请号：CN201610575925.8

申请日：2016-07-20

Applicant: 株式会社东芝

Inventor： 桥本寿文

IPC: G11C16/10 ,  G11C16/14 ,  G11C16/26 ,  H01L27/11524 ,  H01L27/1157

Abstract: 本发明的实施方式谋求存储器装置的可靠性提高。实施方式的存储器装置包含：半导体柱，在与衬底表面垂直的方向上延伸；第1存储器单元，包含设置在第1字线与半导体柱的侧面之间的第1存储器膜；第2存储器单元，包含设置在第2字线与半导体柱的侧面之间的第2存储器膜；及控制器，控制对第1及第2存储器单元的动作。在对第1存储器单元的读出动作中，在对第1字线施加读出电压(VCGR)、且对第2字线施加非选择电压(V2a)的第1动作之后，执行第2动作，所述第2动作是以使第2字线的电位(V2b)低于半导体柱的电位(V1b)的方式，对第2字线施加第1电压。

公开(公告)号：CN105989881A

公开(公告)日：2016-10-05

申请号：CN201510098203.3

申请日：2015-03-05

Applicant: 株式会社东芝

Inventor： 桥本寿文

IPC: G11C16/06 ,  G11C16/34

Abstract: 本发明的实施方式提供一种可靠性高的半导体存储器。本实施方式的半导体存储器包含存储器单元的一端侧的第一及第二选择栅极。第一选择栅极晶体管SGCT包含半导体基板(700)内的通道区域CRa、半导体柱(75)内的通道区域CRb、及连接于第一选择栅极线SGC的栅极电极(73)。第二选择栅极晶体管SGST包含半导体柱(75)内的通道区域、及连接于第二选择栅极线SGS的栅极电极(72)。第一选择栅极线SGC连接于第一电压电路(220)，第二选择栅极SGS连接于第二电压电路(440)。