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公开(公告)号：CN101388240B
公开(公告)日：2013-04-17
申请号：CN200810135580.X
申请日：2008-09-05
Applicant: 松下电器产业株式会社
IPC: G11C7/12 , G11C11/413 , G11C11/417
CPC classification number: G11C7/12 , G11C5/147 , G11C11/413
Abstract: 本发明公开了一种半导体存储设备。预充电电路将连接到存储单元的位线电压升至电源电压。在数据从存储单元被读取前，多个降压电路将位线电压降至低于电源电压的电平。所述多个降压电路连接到位线，并且所述多个降压电路由彼此不同的降压控制信号控制。
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公开(公告)号：CN101345082A
公开(公告)日：2009-01-14
申请号：CN200810099898.7
申请日：2008-06-06
Applicant: 松下电器产业株式会社
IPC: G11C11/413 , H01L27/11
CPC classification number: G11C11/412 , G11C11/419
Abstract: 谋取SRAM的动作范围的扩大，和相对于多列存储单元列具有一个输出入电路的SRAM的小面积化。在具有第一及第二负载晶体管(ML1、ML2)、第一及第二驱动晶体管(MD1、MD2)、和第一及第二存取晶体管(MA1、MA2)的存储单元(20)中，附加了：介于第一比特线(BL)及第一记忆节点(D)之间的，且具有连接于第一列线(CL1)的栅极端子的第三存取晶体管(WA1)，和介于第二比特线(NBL)和第二记忆节点(ND)之间的，且具有连接于第二列线(CL2)的栅极端子的第四存取晶体管(WA2)。
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公开(公告)号：CN103282964A
公开(公告)日：2013-09-04
申请号：CN201280004425.9
申请日：2012-01-18
Applicant: 松下电器产业株式会社
IPC: G11C11/413 , G11C11/41 , G11C11/418
CPC classification number: G11C11/413 , G11C8/08 , G11C11/418
Abstract: 若在信号(IN)是“H”，NMOS晶体管(403)处于导通状态时，信号(PCLK)成为“H”，PMOS晶体管(401)变成截止状态，便成为输出节点(N1)经NMOS晶体管(403)与字线启动信号(WACTCLK)连接的状态。当字线启动信号(WACTCLK)变化到“L”时，字线信号(MWL)就会变化到“L”。因信号(PCLK)是“H”，NMOS晶体管(405)处于导通状态，故由该NMOS晶体管(405)促进字线启动信号(WACTCLK)朝着接地电压放电。
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公开(公告)号：CN102834869A
公开(公告)日：2012-12-19
申请号：CN201180017622.X
申请日：2011-04-22
Applicant: 松下电器产业株式会社
IPC: G11C11/419 , G11C11/401 , G11C11/4096 , G11C11/41 , G11C11/417
CPC classification number: G11C7/18 , G11C7/12 , G11C11/413 , G11C2207/002
Abstract: 本发明提供一种半导体存储装置。晶体管(TP0)具有与电源节点连接的源极、与局部位线(104)连接的漏极、以及与写入全局位线(107)连接的栅极。晶体管(TP1)具有与电源节点连接的源极、与局部位线(105)连接的漏极、以及与写入全局位线(106)连接的栅极。晶体管(TN0)具有与写入全局位线(106)连接的源极、与局部位线(104)连接的漏极、以及被提供控制信号(PASS )的栅极。晶体管(TN1)具有与写入全局位线(107)连接的源极、与局部位线(105)连接的漏极、以及被提供控制信号(PASS )的栅极。读出电路(112)与局部位线(104、105)和读出全局位线(108、109)连接。
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公开(公告)号：CN102473453B
公开(公告)日：2014-10-22
申请号：CN201080036268.0
申请日：2010-07-13
Applicant: 松下电器产业株式会社
Inventor： 小池刚
IPC: G11C11/413 , G06F12/12 , G11C11/41 , G11C11/417 , G11C15/04
CPC classification number: G11C5/147 , G11C11/413
Abstract: 本发明提供一种半导体存储装置，在存储器单元阵列(102)的每列设置能够独立地切断电源的电源控制电路(103)，由在列单位设置的用于判定是否不需要保持信息的电路(402)来控制上述电源控制电路(103)，由此切断不需要保持信息的存储器单元(401)的电源(vdd0，vdd1)。
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Patent Agency Ranking
公开(公告)号：CN103502826A
公开(公告)日：2014-01-08
申请号：CN201280021157.1
申请日：2012-05-08
Applicant: 松下电器产业株式会社
CPC classification number: H03K3/0375 , G01R31/318541 , G11C29/1201 , G11C29/32 , G11C2029/3202
Abstract: 组合电路根据第1及第2输入信号来生成第1及第2内部信号。第1主锁存电路有选择地取入扫描输入信号及第1内部信号并加以保持，基于取入并保持的信号来生成第1输出信号及第1中间信号。第1从锁存电路有选择地取入第1中间信号及第2内部信号并加以保持，基于取入并保持的信号来生成第2输出信号及扫描输出信号。减低采用了扫描路径试验方式的半导体集成电路所具备的输入电路的电路规模及耗电。
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公开(公告)号：CN101785064A
公开(公告)日：2010-07-21
申请号：CN200980100212.4
申请日：2009-02-27
Applicant: 松下电器产业株式会社
Inventor： 小池刚
IPC: G11C11/41
CPC classification number: G11C8/16 , G11C11/412 , G11C11/419
Abstract: 本发明提供一种半导体存储装置。在存储单元(100)中，由开关用晶体管(31)、复位用晶体管(32)、输出布线驱动用晶体管(33)构成将读取位线(RBIT)作为输出布线的读取电路(30)。开关用晶体管(31)根据读取字线(/RWL0)的控制信号连接存储电路(10)的数据保持节点(MD)和控制线(DR)。复位用晶体管(32)根据复位控制信号(RST)对控制线(DR)进行复位。输出布线驱动用晶体管(33)具有与控制线(DR)连接的栅极、与读取位线(RBIT)连接的漏极、与接地电源连接的源极。
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公开(公告)号：CN102473452B
公开(公告)日：2014-07-09
申请号：CN201080026833.5
申请日：2010-02-26
Applicant: 松下电器产业株式会社
Inventor： 小池刚
IPC: G11C11/413 , G11C11/41 , H01L21/82 , H01L21/822 , H01L21/8244 , H01L27/04 , H01L27/10 , H01L27/11
CPC classification number: H01L27/0207 , G11C11/412 , G11C15/04 , G11C15/046 , G11C17/12 , H01L27/1104
Abstract: 按照确保针对晶体管栅极破坏的耐受性，同时不破坏布局规律性地固定存储单元的内部数据的方式，在构成存储单元(100)的锁存器的2个反相器(401、402)中，将与一个存储节点(104)连接的PMOS负载晶体管(PL1)的源极或漏极切断，并且，将与另一个存储节点(103)连接的NMOS驱动晶体管(ND0)的源极或漏极切断。
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公开(公告)号：CN102473453A
公开(公告)日：2012-05-23
申请号：CN201080036268.0
申请日：2010-07-13
Applicant: 松下电器产业株式会社
Inventor： 小池刚
IPC: G11C11/413 , G06F12/12 , G11C11/41 , G11C11/417 , G11C15/04
CPC classification number: G11C5/147 , G11C11/413
Abstract: 本发明提供一种半导体存储装置，在存储器单元阵列(102)的每列设置能够独立地切断电源的电源控制电路(103)，由在列单位设置的用于判定是否不需要保持信息的电路(402)来控制上述电源控制电路(103)，由此切断不需要保持信息的存储器单元(401)的电源(vdd0，vdd1)。
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公开(公告)号：CN101388240A
公开(公告)日：2009-03-18
申请号：CN200810135580.X
申请日：2008-09-05
Applicant: 松下电器产业株式会社
IPC: G11C7/12 , G11C11/413 , G11C11/417
CPC classification number: G11C7/12 , G11C5/147 , G11C11/413
Abstract: 本发明公开了一种半导体存储设备。预充电电路将连接到存储单元的位线电压升至电源电压。在数据从存储单元被读取前，多个降压电路将位线电压降至低于电源电压的电平。所述多个降压电路连接到位线，并且所述多个降压电路由彼此不同的降压控制信号控制。
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