公开(公告)号：CN1705127A

公开(公告)日：2005-12-07

申请号：CN200510073329.1

申请日：2005-05-31

Applicant: 松下电器产业株式会社

Inventor： 角谷范彦 ,  炭田昌哉

IPC: H01L27/02 ,  H01L27/11 ,  G11C11/413

CPC classification number: G11C11/413 ,  G11C7/065 ,  G11C7/12 ,  G11C7/18 ,  G11C2207/005

Abstract: 本发明提供一种半导体集成电路。目的在于在不增加漏极功率的情况下，缓和晶体管的关断漏电流的影响。电压转送开关(221)、(222)以及电压输入输出电路(231)、(232)被设置在互补总线组(BUS)、(NBUS)上，以便存储单元阵列(200)的多个列所共用。互补位线组(BIT0)、(NBIT0)被预充电到规定的电压后，在属于同列的全部的存储单元(201)、(202)的任意一个被字线选择前，交换正转位线(BIT0)的电压和反转位线(NBIT0)的电压。因此，使得属于同列的所有的存储单元(201)、(202)中的存取晶体管的关断漏电流的总和，即使变得等于1个驱动晶体管的导通电流(驱动电流)，也确保了启动传感放大器(250)时互补位线组(BIT0)、(NBIT0)之间所需要的电位差。

公开(公告)号：CN100565696C

公开(公告)日：2009-12-02

申请号：CN200610087781.8

申请日：2006-06-06

Applicant: 松下电器产业株式会社

Inventor： 角谷范彦 ,  辻村和树

IPC: G11C7/06 ,  G11C7/10 ,  G11C7/22

CPC classification number: G11C7/22 ,  G11C7/04 ,  G11C7/227

Abstract: 本发明提供一种即使因低电压化或温度变化等的影响，导致半导体记忆装置的晶体管性能偏差，也能够稳定工作的半导体记忆装置。设有按照记忆信息，变更伪读出线(DRD)的负荷电容的复位伪单元(121…)，按照温度条件、电压条件等使用环境，给复位伪单元(121…)设定记忆信息。这样，按照对预充电给上述伪读出线(DRD)的电荷进行放电所引起的上述伪读出线(DRD)的电压变化，控制存储单元(111…)的读出时序等。

公开(公告)号：CN101149970A

公开(公告)日：2008-03-26

申请号：CN200710153578.0

申请日：2007-09-21

Applicant: 松下电器产业株式会社

Inventor： 角谷范彦

IPC: G11C11/41 ,  G11C11/413

CPC classification number: G11C7/12 ,  G11C7/1006 ,  G11C11/412 ,  G11C11/413

Abstract: 本发明提供一种半导体存储器件，该半导体存储器件具有单端方式等的静态型存储单元，能够以列为单位进行写入等。经由写选择器(WSLC1)…和写位线(WBIT1)向由写字线(WWL1)…选择的行的存储单元(CELL)(1，n)…中列选择信号(CA1)…为H电平的存储单元写入从输入数据线(DIN)输入的数据。而列选择信号(CA1)…为L电平的存储单元通过将保持数据读出到读位线(RBIT1)…，经由写选择器(WSLC1)…和写位线(WBIT1)再次进行写入(被回写)，保持原来的存储数据。

公开(公告)号：CN100356478C

公开(公告)日：2007-12-19

申请号：CN200410001442.4

申请日：2004-01-08

Applicant: 松下电器产业株式会社

Inventor： 角谷范彦 ,  法邑茂夫 ,  中井洋次 ,  金原旭成 ,  辻村和树

IPC: G11C11/413

CPC classification number: G11C11/419

Abstract: 本发明涉及半导体存储器，提供了即使是存取晶体管和激励晶体管的栅极幅度相等的场合也稳定地动作的半导体存储装置。当在位线对31、32之间设置空位线33，将位线对31、32设定为电源电压，将空位线33设定为接地电压之后，对它们进行均衡。在以后的读出中，当激活字线30时，由于位线对31、32是已变成比电源电压低的中间电位的状态，因此存储晶体管11、21的电流驱动能力在外观上下降，存储单元10的静态噪声容限变大。

公开(公告)号：CN1941631A

公开(公告)日：2007-04-04

申请号：CN200610141812.3

申请日：2006-09-29

Applicant: 松下电器产业株式会社

Inventor： 增尾昭 ,  角谷范彦

IPC: H03K19/096 ,  G11C11/413

CPC classification number: H03K19/0963 ,  H03K19/01855

Abstract: 本发明提供一种半导体集成电路，在低电压动作时，既能使动态电路高速化又能防止误动作。该半导体集成电路包括：第1导电型的第1晶体管，连接在第1电源和输出节点之间，依照第1时钟脉冲而导通，使上述输出节点为第1逻辑电平；第2导电型的第2晶体管，依照输入信号而导通；第2导电型的第3晶体管，与上述第2晶体管串联连接，依照第2时钟脉冲而导通；第1导电型的第4晶体管，连接在上述第1电源和上述输出节点之间，依照反馈信号而导通。上述第2晶体管和上述第3晶体管，连接在上述输出节点和第2电源之间。上述第4晶体管，在上述第2晶体管和上述第3晶体管都导通之后，从导通状态变为非导通状态。

公开(公告)号：CN1892891A

公开(公告)日：2007-01-10

申请号：CN200610087781.8

申请日：2006-06-06

Applicant: 松下电器产业株式会社

Inventor： 角谷范彦 ,  辻村和树

IPC: G11C7/06 ,  G11C7/10 ,  G11C7/22

CPC classification number: G11C7/22 ,  G11C7/04 ,  G11C7/227

Abstract: 本发明提供一种即使因低电压化或温度变化等的影响，导致半导体记忆装置的晶体管性能偏差，也能够稳定工作的半导体记忆装置。设有按照记忆信息，变更伪读出线(DRD)的负荷电容的复位伪单元(121…)，按照温度条件、电压条件等使用环境，给复位伪单元(121…)设定记忆信息。这样，按照对预充电给上述伪读出线(DRD)的电荷进行放电所引起的上述伪读出线(DRD)的电压变化，控制存储单元(111…)的读出时序等。

公开(公告)号：CN1519861A

公开(公告)日：2004-08-11

申请号：CN200410001442.4

申请日：2004-01-08

Applicant: 松下电器产业株式会社

Inventor： 角谷范彦 ,  法邑茂夫 ,  中井洋次 ,  金原旭成 ,  辻村和树

IPC: G11C11/413

CPC classification number: G11C11/419

Abstract: 本发明涉及半导体存储器，提供了即使是存取晶体管和激励晶体管的栅极幅度相等的场合也稳定地动作的半导体存储装置。当在位线对31、32之间设置空位线33，将位线对31、32设定为电源电压，将空位线33设定为接地电压之后，对它们进行均衡。在以后的读出中，当激活字线30时，由于位线对31、32是已变成比电源电压低的中间电位的状态，因此存储晶体管11、21的电流驱动能力在外观上下降，存储单元10的静态噪声容限变大。

公开(公告)号：CN102105940A

公开(公告)日：2011-06-22

申请号：CN201080002170.3

申请日：2010-02-03

Applicant: 松下电器产业株式会社

Inventor： 金原旭成 ,  县泰宏 ,  角谷范彦 ,  增尾昭

IPC: G11C11/41 ,  G11C11/401 ,  G11C11/407 ,  G11C11/4099 ,  G11C11/412 ,  G11C11/413 ,  G11C11/419

CPC classification number: G11C5/063 ,  G11C7/14 ,  G11C11/417

Abstract: 本发明提供一种半导体存储装置。其中，通过在存储单元阵列(101)内配置虚拟单元阵列(201)、在输入输出电路(400)之间配置中间缓冲器(300)，从而在位宽大的存储器中也能将面积增大效果抑制在最小限度，同时使输入输出电路(400)的控制信号高速且高频率地动作。

公开(公告)号：CN100495569C

公开(公告)日：2009-06-03

申请号：CN200610091252.5

申请日：2006-06-08

Applicant: 松下电器产业株式会社

Inventor： 角谷范彦 ,  金原旭成

IPC: G11C11/413

CPC classification number: G11C7/12 ,  G11C7/08 ,  G11C7/14

Abstract: 设置有两组存储单元阵列(U、L)，在各自的位线(BITUn、BITLn)上连接有在被选择时，对各位线进行放电的参考单元(RCELLU、RCELLL)。在存储单元(U)被访问时，如果参考单元)(RCELLL)被选择，位线(BITLn)的电位降低至L电平，则预充电脉冲信号(PCGU)变为L电平，从存储单元阵列(U)的读出动作停止，并且，进行下次的预充电。从而，不会在读出数据中产生错误，可以实现读出动作的高速化。

公开(公告)号：CN101345082A

公开(公告)日：2009-01-14

申请号：CN200810099898.7

申请日：2008-06-06

Applicant: 松下电器产业株式会社

Inventor： 增尾昭 ,  角谷范彦 ,  辻村和树 ,  小池刚

IPC: G11C11/413 ,  H01L27/11

CPC classification number: G11C11/412 ,  G11C11/419

Abstract: 谋取SRAM的动作范围的扩大，和相对于多列存储单元列具有一个输出入电路的SRAM的小面积化。在具有第一及第二负载晶体管(ML1、ML2)、第一及第二驱动晶体管(MD1、MD2)、和第一及第二存取晶体管(MA1、MA2)的存储单元(20)中，附加了：介于第一比特线(BL)及第一记忆节点(D)之间的，且具有连接于第一列线(CL1)的栅极端子的第三存取晶体管(WA1)，和介于第二比特线(NBL)和第二记忆节点(ND)之间的，且具有连接于第二列线(CL2)的栅极端子的第四存取晶体管(WA2)。