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公开(公告)号：CN1519861A
公开(公告)日：2004-08-11
申请号：CN200410001442.4
申请日：2004-01-08
Applicant: 松下电器产业株式会社
IPC: G11C11/413
CPC classification number: G11C11/419
Abstract: 本发明涉及半导体存储器，提供了即使是存取晶体管和激励晶体管的栅极幅度相等的场合也稳定地动作的半导体存储装置。当在位线对31、32之间设置空位线33，将位线对31、32设定为电源电压，将空位线33设定为接地电压之后，对它们进行均衡。在以后的读出中，当激活字线30时，由于位线对31、32是已变成比电源电压低的中间电位的状态，因此存储晶体管11、21的电流驱动能力在外观上下降，存储单元10的静态噪声容限变大。
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公开(公告)号：CN100520958C
公开(公告)日：2009-07-29
申请号：CN200610084720.6
申请日：2006-05-18
Applicant: 松下电器产业株式会社
Inventor： 金原旭成
IPC: G11C11/34
CPC classification number: G11C11/413 , G11C7/1006 , G11C7/1078 , G11C7/1096
Abstract: 本发明提供一种常规电压下不加长字线激活时间而用低电压也能高速执行写入运作的半导体存储器件。具有：由2个NMOS晶体管(MN5、MN6)构成并将其各自的源极连接到接地电位且一晶体管(MN5)的漏极连接一条位线(BIT)而另一晶体管(MN6)的漏极连接另一条位线(NBIT)的写入电路(101)；以及产生写入数据(DI)的反相数据与写入用列选择信号(CW)的逻辑积(NDCW)并将该逻辑积(NDCW)输入到一晶体管(MN5)的栅极而且产生写入数据(DI)与写入用列选择信号(CW)的逻辑积(DCW)并将该逻辑积(DCW)输入到第1晶体管(MN6)的栅极的列选择和数据输入电路(102)。
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公开(公告)号：CN101071634A
公开(公告)日：2007-11-14
申请号：CN200710098134.1
申请日：2007-04-13
Applicant: 松下电器产业株式会社
IPC: G11C11/417
Abstract: 一种用于检测写入完成时序的虚拟存储单元设置为存储单元的副本。当通过存储单元的电源控制和基板电势控制辅助写入操作时，由电压控制电路基于有关虚拟存储单元的信息来确定结束写入辅助操作的时序。例如，在存储单元的数据写入操作中，利用下拉晶体管，电压控制电路执行降低分配到P－沟道MOS负载晶体管的源极电源电压的写入辅助操作。因此，在检测到虚拟存储单元中的数据写入操作完成时，电压控制电路结束写入辅助操作并利用上拉晶体管将源极电源的电压恢复为初始电平。
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公开(公告)号：CN100394510C
公开(公告)日：2008-06-11
申请号：CN200310120413.5
申请日：2003-12-11
Applicant: 松下电器产业株式会社
IPC: G11C11/417
CPC classification number: G11C7/06 , G11C7/12 , G11C7/14 , G11C2207/065
Abstract: 公开了一种半导体存储装置，其中多个n沟道晶体管中的每一个的栅极与每个字线驱动器输出侧的多条字线中对应的一条相连。所述n沟道晶体管的源极通过选择开关元件与连接到伪位线上的多个复制晶体管中对应的一个的栅极相连。每个复制晶体管的栅极与放电晶体管中对应的一个连接。伪位线通过逻辑门与读出放大器相连。
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公开(公告)号：CN1877740A
公开(公告)日：2006-12-13
申请号：CN200610091252.5
申请日：2006-06-08
Applicant: 松下电器产业株式会社
IPC: G11C11/413
Abstract: 设置有两组存储单元阵列(U、L)，在各自的位线(BITUn、BITLn)上连接有在被选择时，对各位线进行放电的参考单元(RCELLU、RCELLL)。在存储单元(U)被访问时，如果参考单元)(RCELLL)被选择，位线(BITLn的电位降低至L电平，则预充电脉冲信号(PCGU)变为L电平，从存储单元阵列(U)的读出动作停止，并且，进行下次的预充电。从而，不会在读出数据中产生错误，可以实现读出动作的高速化。
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Patent Agency Ranking
公开(公告)号：CN1577620A
公开(公告)日：2005-02-09
申请号：CN200410063219.2
申请日：2004-06-30
Applicant: 松下电器产业株式会社
IPC: G11C11/34
CPC classification number: G11C7/1069 , G11C7/1051 , G11C7/1078 , G11C7/1096 , G11C7/12 , G11C7/18 , G11C11/419 , G11C2207/002
Abstract: 本发明提供一种半导体存储装置，包括多个具有至少2个以上的存储器单元(100)的存储器单元组(101)。各存储器单元组(101)具有读出部(103)和写入部(102)。存储器单元(100)的数据由一方位线(BIT)经由上述读出部(103)从读出用全局位线(RGBIT)读出。写入部(102)被在自身的存储器单元组(101)内的至少2个以上的存储器单元(100)所共用。由此，即使是从位线对的一方经由读出用全局位线输出存储器单元数据的构成，采用通常的6晶体管构成存储器单元，也能够很好的进行向存储器单元的数据写入。
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公开(公告)号：CN1516196A
公开(公告)日：2004-07-28
申请号：CN200310123704.X
申请日：2003-12-16
Applicant: 松下电器产业株式会社
IPC: G11C11/417 , H01L27/11
CPC classification number: G11C11/419
Abstract: 一种半导体存储器，经激活用晶体管(MN5A、MN5B)分别将连接到各对位线(BITO、NBITO)、(BIT1、NBIT1)上的同一列的存储单元(1A～1B、1C～1D)的驱动用晶体管(MN3A、MN4A～MN3B、MN4B)、(MN3C、MN4C～MN3D、MN4D)的源极公共地连接到低电压电源(VSS)上。在写入数据时，使连接到选择位线对(例如BITO、NBITO)上的同一列的存储单元(1A～1B)的激活用晶体管(MN5A)为非导通，使该同一列的存储单元(1A～1B)的驱动用晶体管的源极成为浮置状态。从而能良好地保持非选择存储单元的数据，且即使是低电源电压也可只对一个选择存储单元写入数据。
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公开(公告)号：CN1508808A
公开(公告)日：2004-06-30
申请号：CN200310120413.5
申请日：2003-12-11
Applicant: 松下电器产业株式会社
IPC: G11C11/417
CPC classification number: G11C7/06 , G11C7/12 , G11C7/14 , G11C2207/065
Abstract: 公开了一种半导体存储装置，其中多个n沟道晶体管中的每一个的栅极与每个字线驱动器输出侧的多条字线中对应的一条相连。所述n沟道晶体管的源极通过选择开关元件与连接到伪位线上的多个复制晶体管中对应的一个的栅极相连。每个复制晶体管的栅极与放电晶体管中对应的一个连接。伪位线通过逻辑门与读出放大器相连。
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公开(公告)号：CN102105940A
公开(公告)日：2011-06-22
申请号：CN201080002170.3
申请日：2010-02-03
Applicant: 松下电器产业株式会社
IPC: G11C11/41 , G11C11/401 , G11C11/407 , G11C11/4099 , G11C11/412 , G11C11/413 , G11C11/419
CPC classification number: G11C5/063 , G11C7/14 , G11C11/417
Abstract: 本发明提供一种半导体存储装置。其中，通过在存储单元阵列(101)内配置虚拟单元阵列(201)、在输入输出电路(400)之间配置中间缓冲器(300)，从而在位宽大的存储器中也能将面积增大效果抑制在最小限度，同时使输入输出电路(400)的控制信号高速且高频率地动作。
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公开(公告)号：CN100495569C
公开(公告)日：2009-06-03
申请号：CN200610091252.5
申请日：2006-06-08
Applicant: 松下电器产业株式会社
IPC: G11C11/413
Abstract: 设置有两组存储单元阵列(U、L)，在各自的位线(BITUn、BITLn)上连接有在被选择时，对各位线进行放电的参考单元(RCELLU、RCELLL)。在存储单元(U)被访问时，如果参考单元)(RCELLL)被选择，位线(BITLn)的电位降低至L电平，则预充电脉冲信号(PCGU)变为L电平，从存储单元阵列(U)的读出动作停止，并且，进行下次的预充电。从而，不会在读出数据中产生错误，可以实现读出动作的高速化。
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