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公开(公告)号：CN117493614A
公开(公告)日：2024-02-02
申请号：CN202311562218.1
申请日：2023-11-22
Applicant: 无锡先进技术研究院
IPC: G06F16/901 , G06F5/06
Abstract: 本发明公开了一种基于链表结构进行请求队列填充读取方法，所述方法包括：发送插入总请求队列的指令；基于当前总请求队列的情况，根据空闲条目算法查看队列是否有空闲，若有空闲，则根据请求自身种类先判断当前请求队列中是否已经有同类请求在里面，若有，则需要更新队列的尾指针以及根据链表队列更新逻辑，将写入的指令位置串入链表，供后续的读取步骤查找，若无，则只需要创建同类请求队列的头尾指针；根据请求队列读取条目方法，判断对应类型请求队列中是否有请求，若是，则根据头指针指示的队列条目号读取请求，接着将链表中的下一条请求索引号写入头指针，该下一条请求的位置是从链表队列中读出的；更新对应种类请求队列的头指针。
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公开(公告)号：CN117407329A
公开(公告)日：2024-01-16
申请号：CN202311467157.0
申请日：2023-11-07
Applicant: 无锡先进技术研究院
Abstract: 本发明提供了一种服务器管理芯片及USB虚拟hub的实现方法，所述服务器管理芯片连接服务器核心，所述服务器管理芯片上集成有USB_host控制器和USB_device控制器，以实现通过服务器管理芯片对服务器核心进行远程管理的功能；通过软件重定向，实现一种同时拥有device设备和host设备的虚拟hub，服务器管理芯片可作为USB_host来使用本地连接的USB_device设备，为远程维护服务器、本地维护服务器的USB设备连接提供了硬件上的支持。对于服务器核心来说，USB设备相当于都是在本地连接，无需为远程连接更改核心设计，削减了设计成本。
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公开(公告)号：CN115904784A
公开(公告)日：2023-04-04
申请号：CN202211452373.3
申请日：2022-11-21
Applicant: 无锡先进技术研究院
IPC: G06F11/07
Abstract: 本发明公开了一种嵌入式芯片中断异常处理验证方法及模拟器，使用C语言，基于精简指令集及自研指令集架构模拟嵌入式芯片中断异常处理功能，通过模拟器对全部站台和部件会发生的所有类型的中断异常的判断条件进行建模，对中断异常进行优先级排序，为所有中断异常分配异常处理入口，并设置处理方式；将待测设计与模拟器同时载入指令，将两者的处理结果进行比对，若待测设计与模拟器结果一致则判断为正确处理。本发明使用C语言开发的模拟器，能更及时发现核心在异常和中断处理产生的错误并告知设计人员错误指令地址，提高了验证效率。
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公开(公告)号：CN115718704A
公开(公告)日：2023-02-28
申请号：CN202211508865.X
申请日：2022-11-29
Applicant: 无锡先进技术研究院
IPC: G06F11/36
Abstract: 本发明公开了一种基于自主架构芯片的Decode模拟器调试方法，包括以下步骤：获取指令类型模块getType，根据指令中固定的opcode段判断指令类型，再依据指令类型对每种指令赋值特定的optype和tag标签；解码模块decode，根据optype和指令集手册提取前述指令中指令段对应的数值；将前述提取的数值与tag标签中信息进行效验，验证提取的正确性。
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公开(公告)号：CN115563031A
公开(公告)日：2023-01-03
申请号：CN202211259393.9
申请日：2022-10-14
Applicant: 无锡先进技术研究院
IPC: G06F12/0862
Abstract: 本发明公开了指令高速缓存的预取控制方法、装置和芯片，包括；获取请求访问的物理地址，根据请求访问的物理地址查询指令高速缓存中对应当前数据块命中情况；如果当前数据块未命中，则查询其下设定个数的数据块的命中情况；如果其下设定个数的数据块同样也都没有命中则触发预取装填流程；如果其下设定个数的数据块命中则触发普通装填流程。本发明提供一种ICache预取结构，在取指阶段会提前判断当前指令的下设定条指令的存储状态，根据当前状态一次性读取多条指令并装入指令高速缓存。采用上述ICache设计思想与方法可以实现在不改变一般指令高速缓存行Cacheline结构的前提下实现对多路组相联结构ICache的预取功能，从而提高ICache的命中率，提升处理器性能。
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Patent Agency Ranking
公开(公告)号：CN117520038A
公开(公告)日：2024-02-06
申请号：CN202311581867.6
申请日：2023-11-24
Applicant: 无锡先进技术研究院
Abstract: 本发明公开了处理器设计领域的一种超标量的低功耗处理器中处理异常和中断的方法及装置，旨在解决超标量的低功耗处理器正确处理异常和中断的问题。其包括：对同时发生的多个异常和中断进行仲裁、确定中断和异常的断点、根据断点情况清除流水线中的指令、登记异常或中断相关信息和返回地址、断点指令退休、异常中断嵌套处理。本发明能够用较简单的机制正确处理超标量处理器中产生的异常和中断。
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公开(公告)号：CN117076362A
公开(公告)日：2023-11-17
申请号：CN202311066793.2
申请日：2023-08-23
Applicant: 无锡先进技术研究院
IPC: G06F13/40 , G06F12/1009
Abstract: 本发明公开一种硬件重排序方法、装置及数字时序电路，该方法包括：获取AXI请求包；将所述AXI请求包转换成若干TileLink飞行包，并为每一个所述TileLink飞行包分配一TileLink飞行包ID；在硬件时序节拍下，建立所述AXI请求包的查找表；所述查找表包括：表征若干所述TileLink飞行包ID之间顺序的顺序链表以及表征若干所述TileLink飞行包与所述AXI请求包的所属关系的地址映射表；基于所述查找表，对返回的TileLink飞行包进行实时排序。该方法实现多源ID对应的数据进行实时重排序的功能，并支持多个源ID飞行报文的插花。
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公开(公告)号：CN116955221A
公开(公告)日：2023-10-27
申请号：CN202310968432.0
申请日：2023-08-03
Applicant: 无锡先进技术研究院
IPC: G06F12/084 , G06F12/0811
Abstract: 本发明公开了一种基于多芯粒层次化Cache一致性维护系统及方法，系统包括至少两个芯粒，每个芯粒包括核组、局部一致性控制模块、全局一致性控制模块和主存；核组包括至少一个核心，每个核心拥有私有Cache；局部一致性控制模块包括LLC，用于维护核组中核心与LLC之间的数据一致性；全局一致性控制模块用于维护各芯粒中LLC与主存之间的数据一致性。本发明解决了多芯粒互联分布共享存储处理器系统中Cache一致性问题，适用于多核心、多芯粒、多级缓存的复杂处理器结构。
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公开(公告)号：CN116383106A
公开(公告)日：2023-07-04
申请号：CN202310167316.9
申请日：2023-02-27
Applicant: 无锡先进技术研究院
Abstract: 本发明公开了一种改进的RISC‑V中断控制器，通过改进PLIC的设计，增加闸口的配置，支持电平中断和脉冲型中断，增加软件可配置的仲裁模式，支持优先级仲裁和轮转仲裁；使得PLIC更具有通用性，能够适应不同的应用需求，避免了软件可配优先级带来的中断饿死的问题。
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公开(公告)号：CN115688648A
公开(公告)日：2023-02-03
申请号：CN202211302063.3
申请日：2022-10-24
Applicant: 无锡先进技术研究院
IPC: G06F30/3308
Abstract: 本发明公开了一种基于UVM的多插槽PCIE设备热插拔流程验证平台及方法，验证平台包括：UVM验证环境模块，用于产生激励并输入到DUT模块中并基于DUT模块的反馈进行环境检测，DUT模块，包括热插拔控制模块HP_CTRL、热插拔仲裁模块HP_ARB以及I2C_MASTER模块HP_I2C_MST，DUT模块用于输出I2C总线到串转并芯片PCA9554，串转并芯片PCA9554，用于输出PCIE卡的复位信号到PCIE模型EP_VIP上。
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