-
公开(公告)号：CN117421045A
公开(公告)日：2024-01-19
申请号：CN202311475597.0
申请日：2023-11-07
Applicant: 无锡先进技术研究院
IPC: G06F9/30
Abstract: 本发明公开了一种筛选发送数据请求队列的方法、装置及存储介质，属于数据处理技术领域，方法为：获取并解析原始取数请求队列，获取原始取数请求队列所占用的当前寄存器条目数及条目有效位；调用条目数相当的其它寄存器获得原始取数请求队列在其它寄存器的快照并生成复制的取数请求队列；基于复制的取数请求队列调用其它寄存器进行请求批量发送，并在接收到所有请求的返回数据后进行同步的置零操作；基于置零操作触发其它寄存器的快照使能，重新进行下一次的快照复制用于下一次批量发送请求队列中的请求数据。本发明通过调用其它寄存器以保正请求队列按照时间线、条目顺序批量处理请求数据，解决请求队列后续所面临的请求饥饿问题。
-
公开(公告)号：CN116661879A
公开(公告)日：2023-08-29
申请号：CN202310641951.6
申请日：2023-06-01
Applicant: 无锡先进技术研究院
IPC: G06F9/4401 , G06F12/0862
Abstract: 本发明公开了一种处理器、处理器启动方法及启动装置，所述处理器包括：置于核内的核心内部高速缓存，置于核外的SDRAM；所述核心内部高速缓存与外部存储器通过所述SDRAM进行通信连接；所述处理器启动方法包括：获取启动处理器的指令；根据指令进行物理地址路由，判断物理地址所属的核心内部高速缓存的具体空间，执行对应空间中的硬件启动指令进行硬件启动；硬件启动完成后处理器进入非TM模式。本发明能够减少处理器启动时间。
-
公开(公告)号：CN117493614A
公开(公告)日：2024-02-02
申请号：CN202311562218.1
申请日：2023-11-22
Applicant: 无锡先进技术研究院
IPC: G06F16/901 , G06F5/06
Abstract: 本发明公开了一种基于链表结构进行请求队列填充读取方法，所述方法包括：发送插入总请求队列的指令；基于当前总请求队列的情况，根据空闲条目算法查看队列是否有空闲，若有空闲，则根据请求自身种类先判断当前请求队列中是否已经有同类请求在里面，若有，则需要更新队列的尾指针以及根据链表队列更新逻辑，将写入的指令位置串入链表，供后续的读取步骤查找，若无，则只需要创建同类请求队列的头尾指针；根据请求队列读取条目方法，判断对应类型请求队列中是否有请求，若是，则根据头指针指示的队列条目号读取请求，接着将链表中的下一条请求索引号写入头指针，该下一条请求的位置是从链表队列中读出的；更新对应种类请求队列的头指针。
-
公开(公告)号：CN117520038A
公开(公告)日：2024-02-06
申请号：CN202311581867.6
申请日：2023-11-24
Applicant: 无锡先进技术研究院
Abstract: 本发明公开了处理器设计领域的一种超标量的低功耗处理器中处理异常和中断的方法及装置，旨在解决超标量的低功耗处理器正确处理异常和中断的问题。其包括：对同时发生的多个异常和中断进行仲裁、确定中断和异常的断点、根据断点情况清除流水线中的指令、登记异常或中断相关信息和返回地址、断点指令退休、异常中断嵌套处理。本发明能够用较简单的机制正确处理超标量处理器中产生的异常和中断。
-
Patent Agency Ranking
公开(公告)号：CN116955221A
公开(公告)日：2023-10-27
申请号：CN202310968432.0
申请日：2023-08-03
Applicant: 无锡先进技术研究院
IPC: G06F12/084 , G06F12/0811
Abstract: 本发明公开了一种基于多芯粒层次化Cache一致性维护系统及方法，系统包括至少两个芯粒，每个芯粒包括核组、局部一致性控制模块、全局一致性控制模块和主存；核组包括至少一个核心，每个核心拥有私有Cache；局部一致性控制模块包括LLC，用于维护核组中核心与LLC之间的数据一致性；全局一致性控制模块用于维护各芯粒中LLC与主存之间的数据一致性。本发明解决了多芯粒互联分布共享存储处理器系统中Cache一致性问题，适用于多核心、多芯粒、多级缓存的复杂处理器结构。
-
公开(公告)号：CN115794672A
公开(公告)日：2023-03-14
申请号：CN202211517011.8
申请日：2022-11-30
Applicant: 无锡先进技术研究院
IPC: G06F12/0811 , G06F12/0877
Abstract: 本发明公开了一种基于数据高速缓存的非阻塞访存系统及方法，包括：Control FSM状态机根据访存指令处理情况控制访存指令接收模块是否接收新的访存指令；当访存模块中存在两条未命中访存指令且两条未命中访存指令均未处理完毕时，Control FSM状态机控制访存指令接收模块停止接收新的访存指令，否则，Control FSM状态机控制访存指令接收模块继续接收新的访存指令；AXI FSM状态机通过AXI总线连接外部程序处理访存模块中的未命中访存指令。本发明能够在不额外增加外部访存物理通道的前提下可以实现同时处理两条访存指令的功能，有助于提高处理器整体性能。
-
公开(公告)号：CN115617712A
公开(公告)日：2023-01-17
申请号：CN202211258433.8
申请日：2022-10-14
Applicant: 无锡先进技术研究院
IPC: G06F12/123
Abstract: 本发明公开了一种基于组相联高速缓存Cache的LRU替换算法，包括以下步骤：根据所述组相联高速缓存中Cache的组数和地址位数设置相应组数的状态寄存器，所述状态寄存器用于记录相同地址查找的相应条目的数据块淘汰优先级顺序；根据Cache的命中状态，利用近期最少使用原则LRU按照淘汰优先级从高到低的顺序依次对所述状态寄存器中记录的内容进行替换更新。本发明实现在增加较小硬件代价的情况下，保持Cache的高命中率。
-
公开(公告)号：CN118819650A
公开(公告)日：2024-10-22
申请号：CN202411013992.1
申请日：2024-07-26
Applicant: 无锡先进技术研究院
IPC: G06F9/4401 , G06F9/38 , G06F9/30
Abstract: 本发明公开了一种指令唤醒方法、装置及存储介质，所述方法包括将生产者指令的目的寄存器通过重命名之后获得的物理寄存器号作为索引，将该指令位于发射队列中的条目号作为装填内容，写入寄存器重命名表的PIE域；当消费者指令的操作数读取寄存器重命名表的对应条目后，根据PIE域中内容找到发射队列中数据生产者所在条目，如DIE域中无有效数据则将消费者指令自身的发射队列序号装填进入生产者指令所在条目的DIE域；当生产者指令的执行结果回来之后，查询自身条目的DIE域，根据域中内容找到对应的消费者指令的操作数，通知其唤醒；本发明对比传统的指令唤醒方法，减少了对比逻辑，从而加快了唤醒的过程，并且降低了功耗。
-
公开(公告)号：CN115563031A
公开(公告)日：2023-01-03
申请号：CN202211259393.9
申请日：2022-10-14
Applicant: 无锡先进技术研究院
IPC: G06F12/0862
Abstract: 本发明公开了指令高速缓存的预取控制方法、装置和芯片，包括；获取请求访问的物理地址，根据请求访问的物理地址查询指令高速缓存中对应当前数据块命中情况；如果当前数据块未命中，则查询其下设定个数的数据块的命中情况；如果其下设定个数的数据块同样也都没有命中则触发预取装填流程；如果其下设定个数的数据块命中则触发普通装填流程。本发明提供一种ICache预取结构，在取指阶段会提前判断当前指令的下设定条指令的存储状态，根据当前状态一次性读取多条指令并装入指令高速缓存。采用上述ICache设计思想与方法可以实现在不改变一般指令高速缓存行Cacheline结构的前提下实现对多路组相联结构ICache的预取功能，从而提高ICache的命中率，提升处理器性能。
-
-
-
-
-
-
-
-
Search Results
9
records
(took 0.022 seconds)
