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公开(公告)号：CN118567608A
公开(公告)日：2024-08-30
申请号：CN202410758442.6
申请日：2024-06-13
Applicant: 无锡先进技术研究院
IPC: G06F7/58
Abstract: 本发明提供一种抗时钟攻击的随机时钟生成方法、系统、计算机设备、存储介质及程序产品，属于集成电路技术领域，其中方法包括在初始随机种子序列所有位的数值不均为零的情况下，判断初始工作模式和/或初始随机种子序列是否接收更新指令；如果接收更新指令，则根据更新后的工作模式和/或更新后的随机种子序列，从目标数量个周期的时钟内随机丢失一个周期的时钟，得到随机时钟；如果没有接收更新指令，则根据初始随机种子序列以及初始工作模式，从目标数量个周期的时钟内随机丢失一个周期的时钟，得到随机时钟。相比于利用时钟随机化电路输出随机时钟，本发明降低更新随机种子序列和随机时钟生成的工作模式的硬件要求和实现难度。
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公开(公告)号：CN118193084A
公开(公告)日：2024-06-14
申请号：CN202410518883.9
申请日：2024-04-28
Applicant: 无锡先进技术研究院
IPC: G06F9/445 , G06F9/4401 , G06F3/06 , G06F21/31 , G06F21/60
Abstract: 本发明公开了一种基于可信启动的Efuse控制方法、装置及存储介质，属于集成电路技术领域，所述方法包括接收访问者发送的读写信号，对访问者身份进行验证，其中读写信号包括访问者的地址、读使能信号信号以及写使能信号信号；若身份验证通过，则按照拟配置的Efuse读写时序要求，通过接收的读写信号对Efuse存储体进行协议解析；在读写过程中，对访问者的地址进行解析，并根据访问者的地址、读使能信号信号以及写使能信号信号，对输出至Efuse存储体的读写信号进行控制；本发明实现了对Efuse读写访问安全能力的提升，可以防护因不明身份恶意攻击、操作人员误操作、芯片流转至不同阶段使用者手中导致越权访问等情况而引起的系统数据安全问题。
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公开(公告)号：CN115794701A
公开(公告)日：2023-03-14
申请号：CN202211333960.0
申请日：2022-10-28
Applicant: 无锡先进技术研究院
Abstract: 本发明公开了一种DMA功能虚拟串口的BMC芯片及方法，包括Core模块、DDR模块、GMAC模块和虚拟串口，虚拟串口包括第一UART控制器、第二UART控制器和DMA控制器；第一UART控制器连接外部的Host端；第一UART控制器的输出引脚连接第二UART控制器的输入引脚，第二UART控制器的输出引脚连接第一UART控制器的输入引脚；第二UART控制器连接DMA控制器，DMA控制器连接DDR模块；Core模块分别连接虚拟串口、DDR模块和GMAC模块；GMAC模块分别连接DDR模块和外部的Client端。通过设置具有DMA功能的虚拟串口，解决了BMC芯片和Host端之间的数据交互问题和交互数据效率慢的问题。
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公开(公告)号：CN115237482A
公开(公告)日：2022-10-25
申请号：CN202210966944.9
申请日：2022-08-11
Applicant: 无锡先进技术研究院
IPC: G06F9/4401 , G06F1/24
Abstract: 本发明涉及微电子技术领域，具体涉及一种基于RISC‑V的SOC开工启动方法，包括以下步骤：通过设置芯片引脚电平设置启动模式；将ZSBL程序存储于BootRom中，芯片上电复位后执行ZSBL程序；ZSBL程序执行打通SPI控制器，并根据启动模式，从SPI SD Card或SPI FLASH将FSBL程序搬运至ITIM；跳转至ITIM执行FSBL程序；FSBL程序执行配置PLL升频、撤销DDR控制器复位并进行DDR存控训练，而后将BBL及OS搬运至DDR中；跳转至DDR中的BBL程序及OS程序，即完成系统的启动。本发明的有益效果包括：借助ITIM进行开工启动流程，提高SOC开工启动的效率。
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公开(公告)号：CN119106456A
公开(公告)日：2024-12-10
申请号：CN202411131470.1
申请日：2024-08-18
Applicant: 无锡先进技术研究院
Abstract: 本发明公开了芯片检测技术领域的一种芯片保护装置和方法，该装置包括控制模块、激励生成模块和检测模块；激励生成模块用于根据所述控制模块产生的随机数生成激励信号，并将激励信号分别传输至所述检测模块和芯片防护层的多条防护线路；检测模块用于根据控制模块配置的预设检测次数，多次接收所述多条防护线路输出的激励反馈信号，并将激励反馈信号与对应的激励信号进行比较，获取多次检测结果；控制模块用于根据多次检测结果记录错误情况，或者根据多次检测结果记录错误情况并根据错误情况输出相应防护措施指令。本发明能够降低检测芯片被破坏情况时输出防护措施的错误率。
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Patent Agency Ranking
公开(公告)号：CN117076362A
公开(公告)日：2023-11-17
申请号：CN202311066793.2
申请日：2023-08-23
Applicant: 无锡先进技术研究院
IPC: G06F13/40 , G06F12/1009
Abstract: 本发明公开一种硬件重排序方法、装置及数字时序电路，该方法包括：获取AXI请求包；将所述AXI请求包转换成若干TileLink飞行包，并为每一个所述TileLink飞行包分配一TileLink飞行包ID；在硬件时序节拍下，建立所述AXI请求包的查找表；所述查找表包括：表征若干所述TileLink飞行包ID之间顺序的顺序链表以及表征若干所述TileLink飞行包与所述AXI请求包的所属关系的地址映射表；基于所述查找表，对返回的TileLink飞行包进行实时排序。该方法实现多源ID对应的数据进行实时重排序的功能，并支持多个源ID飞行报文的插花。
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公开(公告)号：CN116383106A
公开(公告)日：2023-07-04
申请号：CN202310167316.9
申请日：2023-02-27
Applicant: 无锡先进技术研究院
Abstract: 本发明公开了一种改进的RISC‑V中断控制器，通过改进PLIC的设计，增加闸口的配置，支持电平中断和脉冲型中断，增加软件可配置的仲裁模式，支持优先级仲裁和轮转仲裁；使得PLIC更具有通用性，能够适应不同的应用需求，避免了软件可配优先级带来的中断饿死的问题。
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公开(公告)号：CN115688648A
公开(公告)日：2023-02-03
申请号：CN202211302063.3
申请日：2022-10-24
Applicant: 无锡先进技术研究院
IPC: G06F30/3308
Abstract: 本发明公开了一种基于UVM的多插槽PCIE设备热插拔流程验证平台及方法，验证平台包括：UVM验证环境模块，用于产生激励并输入到DUT模块中并基于DUT模块的反馈进行环境检测，DUT模块，包括热插拔控制模块HP_CTRL、热插拔仲裁模块HP_ARB以及I2C_MASTER模块HP_I2C_MST，DUT模块用于输出I2C总线到串转并芯片PCA9554，串转并芯片PCA9554，用于输出PCIE卡的复位信号到PCIE模型EP_VIP上。
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公开(公告)号：CN118549797A
公开(公告)日：2024-08-27
申请号：CN202410729399.0
申请日：2024-06-06
Applicant: 无锡先进技术研究院
IPC: G01R31/317 , G01R31/28 , G06F18/2433
Abstract: 本发明提供一种芯片工作频率异常检测方法、系统及存储介质，属于集成电路技术领域，方法中根据芯片外部时钟的期望工作频率、芯片内部时钟的期望工作频率、频率传感器的分频系数和频率传感器的频率检测精度，确定频率传感器的第一低频报警阈值和第一高频报警阈值，根据第一低频报警阈值或第一高频报警阈值、芯片外部时钟的实际工作频率以及频率传感器的分频系数，确定芯片内部时钟实际工作频率，以确定频率传感器的第二低频报警阈值和第二高频报警阈值，实现频率传感器的校准，最后利用校准后的频率传感器检测芯片外部时钟工作频率，提高芯片外部时钟工作频率检测的精度和准确性。
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公开(公告)号：CN118445859A
公开(公告)日：2024-08-06
申请号：CN202410609582.7
申请日：2024-05-16
Applicant: 无锡先进技术研究院
Abstract: 本发明公开了一种芯片调试权限控制方法及装置，所述芯片调试权限控制方法以配置在可信模块中的权限控制模块为执行主体对调用者进行鉴权，鉴权过程包括：解析接收到的权属申请请求，并与预存的生命周期初装数据进行对比，获得对比结果；响应于不同的对比结果选择不同级别的鉴权流程；鉴权通过后释放权限使能，将调试接口数据通路由权限控制通路切换至系统数据访问通路。通过生命周期对调试接口实行权限的分级管控模式，在兼顾系统安全性的同时，满足芯片流转中各个阶段使用者的使用需求；调试密钥有效性依赖于生命周期，对因密钥泄露引起的系统信息安全问题进行有效控制。
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