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公开(公告)号：CN118431293A
公开(公告)日：2024-08-02
申请号：CN202410888590.X
申请日：2024-07-04
IPC: H01L29/78 , H01L21/336 , H01L29/423 , H01L29/10
Abstract: 本发明提供了一种碳化硅器件及其制造方法，碳化硅器件包括N+型碳化硅衬底；设于所述N+型碳化硅衬底上的N型漂移区；设于所述N型漂移区上的阶梯形栅极结构，所述阶梯形栅极结构的底部具有阶梯形P型屏蔽区；设于所述N型漂移区上的源极金属层；设于所述N+型碳化硅衬底底部的漏极金属层。本发明提供的碳化硅器件及其制造方法，其制备工艺简单，且制备出的碳化硅器件降低了栅极氧化层附近的电场，提高了碳化硅器件使用的可靠性。
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公开(公告)号：CN120018611A
公开(公告)日：2025-05-16
申请号：CN202510502619.0
申请日：2025-04-22
Applicant: 复旦大学
IPC: H10F39/18
Abstract: 本发明提供一种基于半浮栅的像素器件及其制造方法、图像传感器，包括深阱和晶体管；晶体管的有源区与深阱紧邻，漏极位于深阱靠近有源区的表面，源极位于有源区的表面；深阱、漏极和有源区的表面形成有半浮栅，漏极和有源区的表面通过第一氧化层与半浮栅相隔离；半浮栅表面依次形成有第二氧化层和控制栅。通过深阱作为光电二极管，使得在深阱暴露于光源时载流子产生光电流，空穴被半浮栅收集引起电势发生变化，根据电流差便可以得到光照信息。该像素器件通过单个晶体管即可实现单个像素的全部操作，有效提高了像素感光面积，且该像素器件的制造工艺与标准CMOS技术完全兼容，解决了如何在现有CMOS制造工艺的基础上制造具有强光响应的1T像素器件的问题。
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公开(公告)号：CN116682733A
公开(公告)日：2023-09-01
申请号：CN202310724907.1
申请日：2023-06-19
Applicant: 复旦大学
IPC: H01L21/336 , H01L29/78 , H01L29/423 , H01L29/06
Abstract: 本发明公开一种具有阶梯型沟槽结构的分栅碳化硅器件及其制造方法。自下而上依次包括漏极、漂移区和P阱区，还包括：深沟槽，其贯穿P阱区，底部位于漂移区；浅沟槽，其贯穿P阱区，位于深沟槽的两侧；P型场限环，其形成在深沟槽底部的外围；P+区与N+区，其彼此相接，形成浅沟槽两侧的P阱区上；栅极，其形成在两侧的浅沟槽中，被氧化层包裹；场限环接触栓，形成在深沟槽的中间区域，两侧形成有氧化层，其顶部与源极相连接，底部与P型场限环相连接；源极，其覆盖器件表面，其中，P型场限环通过场限环接触栓连接到源极，实现与源极等电位，以降低沟槽两侧的栅极氧化层中的电场，使反偏状态下器件耗尽区被限制在沟槽两侧的沟道区域之外。
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公开(公告)号：CN113363316B
公开(公告)日：2022-03-11
申请号：CN202110628040.0
申请日：2021-06-06
Applicant: 复旦大学
IPC: H01L29/423 , H01L29/78 , H01L21/34 , H01L21/44
Abstract: 本发明公开一种二维负量子电容晶体管器件及其制备方法。该二维负量子电容晶体管器件包括：衬底；埋栅，形成在所述衬底中，其上表面与所述衬底上表面持平；第三代拓扑绝缘体层，形成在所述埋栅上，长度与所述埋栅相当；高K介质层，覆盖所述第三代拓扑绝缘体层；二维沟道层，形成在所述高K介质层上，且与所述第三代拓扑绝缘体层有共同区域；源电极和漏电极，分别形成在所述衬底上、所述二维沟道层两侧，并部分覆盖所述二维沟道层，且与所述埋栅无重叠，其中，所述拓扑绝缘体层提供负量子电容，从而使栅极总电容增大，降低亚阈值摆幅。
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公开(公告)号：CN116110990A
公开(公告)日：2023-05-12
申请号：CN202211628020.4
申请日：2022-12-16
IPC: H01L31/0352 , H01L31/0216 , H01L31/107 , H01L31/0392 , H01L31/18
Abstract: 本发明公开一种基于SOI结构的雪崩光电二极管器件及其制备方法。该基于SOI结构的雪崩光电二极管器件包括：SOI衬底，其包括背衬底、埋氧化层和顶层硅；在顶层硅中形成有P‑区，在P‑区上部的一侧形成P+区，在P‑区上部的另一侧形成有N+区，以及邻接N+区且位于P+区和N+区间的P区；源极和漏极，分别形成在顶层硅的P+区和N+区上方，并与之相接触；氧化层，覆盖除源极和漏极外的顶层硅表面。通过在N+区附近增加了浅p阱区，消除了由曲率效应引起的边缘击穿现象，同时保证了侧向PN+结发生雪崩倍增，实现了吸收区和倍增区分离。
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Patent Agency Ranking
公开(公告)号：CN113363317A
公开(公告)日：2021-09-07
申请号：CN202110628051.9
申请日：2021-06-06
Applicant: 复旦大学
IPC: H01L29/423 , H01L29/78 , H01L21/34 , H01L21/44
Abstract: 本发明公开一种负量子电容器件及其制备方法。该负量子电容器件包括：衬底；埋栅，形成在所述衬底中，其上表面与所述衬底上表面持平；高K介质层/石墨烯层/高K介质层叠层，形成在所述埋栅上，其中，石墨烯层封装在两层高K介质层之间，位于所述埋栅上方，其长度与所述埋栅长度相当，小于所述高K介质层的长度；二维材料层，形成在所述高K介质层上作为沟道；源电极和漏电极，分别形成在所述衬底上、所述二维材料层两侧，并部分覆盖所述二维材料层，且与埋栅无重叠。石墨烯层提供负量子电容，使器件内部总电容放大，能够有效降低亚阈值摆幅，提高器件的开关速度。
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公开(公告)号：CN118431293B
公开(公告)日：2024-09-17
申请号：CN202410888590.X
申请日：2024-07-04
IPC: H01L29/78 , H01L21/336 , H01L29/423 , H01L29/10
Abstract: 本发明提供了一种碳化硅器件及其制造方法，碳化硅器件包括N+型碳化硅衬底；设于所述N+型碳化硅衬底上的N型漂移区；设于所述N型漂移区上的阶梯形栅极结构，所述阶梯形栅极结构的底部具有阶梯形P型屏蔽区；设于所述N型漂移区上的源极金属层；设于所述N+型碳化硅衬底底部的漏极金属层。本发明提供的碳化硅器件及其制造方法，其制备工艺简单，且制备出的碳化硅器件降低了栅极氧化层附近的电场，提高了碳化硅器件使用的可靠性。
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公开(公告)号：CN118099191A
公开(公告)日：2024-05-28
申请号：CN202410276244.6
申请日：2024-03-11
IPC: H01L29/06 , H01L29/08 , H01L29/16 , H01L29/417 , H01L29/423 , H01L29/78 , H01L21/336
Abstract: 本发明提供了一种沟槽型分栅碳化硅场效应晶体管及其制备方法，包括：第一导电类型的碳化硅衬底；第一导电类型外延层设于碳化硅衬底上；第一导电类型设于外延层上；第二导电类型的阱区，阱区设于结型场效应晶体管上，且第二导电类型和第一导电类型的电性相反；设于阱区的第一导电类型的源区和第二导电类型的源区；第二导电类型的埋层，设于外延层，且埋层位于阱区的下方；源极，设于埋层的上方；设于外延层上的分裂栅极结构；设于碳化硅衬底底部的漏极，以及设于碳化硅衬底顶部的源极的顶部金属层。本发明提供的沟槽型分栅碳化硅场效应晶体管提高了开关速度，降低了导通功耗和开关损耗，从而提高了碳化硅场效应晶体管的可靠性。
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公开(公告)号：CN116387154A
公开(公告)日：2023-07-04
申请号：CN202310320009.X
申请日：2023-03-29
Applicant: 复旦大学
IPC: H01L21/331 , H01L29/739 , H01L29/06 , H01L29/417
Abstract: 本发明公开一种载流子存储沟槽型双极晶体管结构及其制造方法。通过在传统CSTBT器件结构的基础上引入深槽发射极，并在N型掺杂的载流子存储层的下方，沟槽结构底部的外围区域形成P型层，有效解决了传统CSTBT的击穿电压过小、导通功耗大、关断损耗过高等问题。
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公开(公告)号：CN115911183A
公开(公告)日：2023-04-04
申请号：CN202211627567.2
申请日：2022-12-16
IPC: H01L31/18 , H01L31/107 , H01L31/0352
Abstract: 本发明公开一种雪崩光电二极管器件及其制备方法。该雪崩光电二极管器件包括：硅衬底；在硅衬底中形成有倒分布的深P阱，在其上方形成有P‑区；在P‑区上部的一侧形成P+区，在P‑区上部的另一侧形成有N+区，以及邻接N+区且位于P+区和N+区间的P区；源极和漏极，分别形成在硅衬底的P+区和N+区上方，并与之相接触；氧化层，覆盖源极和漏极外的硅衬底表面。与CMOS工艺兼容，可检测低强度光，适用于ToF测距传感器。
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