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公开(公告)号：CN102467582B
公开(公告)日：2014-08-13
申请号：CN201010532083.0
申请日：2010-10-29
Applicant: 国际商业机器公司
IPC: G06F17/50
CPC classification number: G06F17/5077 , G06F17/5031 , G06F2217/84
Abstract: 本发明公开了一种集成电路设计中优化连线约束的方法和系统，其中方法包括：对于连线中的至少一个子连线，确定该子连线的目标时序路径；计算确定的该子连线的目标时序路径上的TP参数和RP参数，其中，TP参数为该子连线所在的目标时序路径上时序收敛的可能性，RP参数为该子连线所在的目标时序路径上经过的物理绕线轨迹的解决拥塞问题的可能性；获得集成电路设计工具为该子连线设置的当前连线约束；以及根据在TP参数和RP参数组成的二维空间中，子连线的目标时序路径上的TP参数和RP参数在该二维空间中的空间位置的不同而设置的不同的连线约束调整策略，调整该子连线的当前连线约束。本发明能够使得连线的过程对时序的影响变小。
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公开(公告)号：CN102799698B
公开(公告)日：2014-07-23
申请号：CN201110138733.8
申请日：2011-05-26
Applicant: 国际商业机器公司
IPC: G06F17/50
Abstract: 本发明公开了一种用于专用集成电路的时钟树规划的方法和系统，该方法包括：确定该专用集成电路的网表和时序约束文件；根据网表中时序器件的连接关系和时序约束文件中时序器件的时序约束关系，为网表中的时序器件生成时序器件无向图；根据时序器件无向图为网表中的时序器件分组，使得一组中的时序器件与另一组中的时序器件之间没有时序约束关系。使用该方法改进的专用集成电路设计方法将设计流程从周为单位减少到天，设计人员能够迅速规划时钟树，因此减少了设计时间，提高了设计效率。
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公开(公告)号：CN102385648A
公开(公告)日：2012-03-21
申请号：CN201010273547.0
申请日：2010-08-31
Applicant: 国际商业机器公司
IPC: G06F17/50
Abstract: 发明公开了一种芯片设计中减少拥塞的方法和系统，其中方法包括：搜索步骤，从网表中搜索出拥塞区域中至少一个容易造成拥塞的器件，为该拥塞区域的特征器件；获得步骤，根据该拥塞区域搜索出的至少一个特征器件，该网表中器件的连接关系，获得该拥塞区域中包含上述搜索出的特征器件的可被替换逻辑结构；以及替换步骤，使用相同逻辑功能但是不会造成拥塞的逻辑结构替换上述可被替换逻辑结构。该方法和系统减少了集成电路中的拥塞，并且减少了集成电路设计的迭代过程，最大程度的降低拥塞过程中对设计进度的影响。
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公开(公告)号：CN102799698A
公开(公告)日：2012-11-28
申请号：CN201110138733.8
申请日：2011-05-26
Applicant: 国际商业机器公司
IPC: G06F17/50
Abstract: 本发明公开了一种用于专用集成电路的时钟树规划的方法和系统，该方法包括：确定该专用集成电路的网表和时序约束文件；根据网表中时序器件的连接关系和时序约束文件中时序器件的时序约束关系，为网表中的时序器件生成时序器件无向图；根据时序器件无向图为网表中的时序器件分组，使得一组中的时序器件与另一组中的时序器件之间没有时序约束关系。使用该方法改进的专用集成电路设计方法将设计流程从周为单位减少到天，设计人员能够迅速规划时钟树，因此减少了设计时间，提高了设计效率。
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Patent Agency Ranking
公开(公告)号：CN103454577A
公开(公告)日：2013-12-18
申请号：CN201210177635.X
申请日：2012-05-31
Applicant: 国际商业机器公司
IPC: G01R31/3185
Abstract: 根据本发明实施例的一种扫描链诊断的方法，所述扫描链包括具有端口I和端口O的双向扫描寄存器，该方法包括：生成移入逻辑值组合，所述逻辑值组合具有至少一个与待诊断故障相对的逻辑值；将所述移入逻辑值组合移入扫描链；逆转扫描链方向，从扫描链移出各双向扫描寄存器的值，形成移出逻辑值组合；和比较所述移入逻辑值组合和所述移出逻辑值组合，确定可能发生待诊断故障的双向扫描寄存器。采用根据本发明实施例的方案，可以增强扫描链的可诊断性。
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公开(公告)号：CN102385648B
公开(公告)日：2014-10-08
申请号：CN201010273547.0
申请日：2010-08-31
Applicant: 国际商业机器公司
IPC: G06F17/50
Abstract: 发明公开了一种芯片设计中减少拥塞的方法和系统，其中方法包括：搜索步骤，从网表中搜索出拥塞区域中至少一个容易造成拥塞的器件，为该拥塞区域的特征器件；获得步骤，根据该拥塞区域搜索出的至少一个特征器件，该网表中器件的连接关系，获得该拥塞区域中包含上述搜索出的特征器件的可被替换逻辑结构；以及替换步骤，使用相同逻辑功能但是不会造成拥塞的逻辑结构替换上述可被替换逻辑结构。该方法和系统减少了集成电路中的拥塞，并且减少了集成电路设计的迭代过程，最大程度的降低拥塞过程中对设计进度的影响。
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公开(公告)号：CN102169515B
公开(公告)日：2014-04-16
申请号：CN201010117747.7
申请日：2010-02-26
Applicant: 国际商业机器公司
IPC: G06F17/50
CPC classification number: G06F17/5031 , G06F2217/62 , G06F2217/84
Abstract: 本发明公开了一种专用集成电路时钟树延迟时间的估计方法和系统，其中方法包括：获得该专用集成电路中与所述时钟树相关的网表和布局；根据与所述时钟树相关的网表，提取所述时钟树连接的负载时序器件的数量；根据与所述时钟树相关的布局，提取所述时钟树连接的负载时序器件的物理分布区域面积；根据与该专用集成电路同一工艺的历史数据中负载时序器件的数量、负载时序器件的物理分布区域面积与时钟树延迟时间的关系，估计该时钟树的延迟时间。使用该方法改进的专用集成电路设计方法将审计流程从周为单位减少到天，设计人员能够迅速发现问题和解决问题，因此减少了设计时间，提高了设计效率。
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公开(公告)号：CN102467582A
公开(公告)日：2012-05-23
申请号：CN201010532083.0
申请日：2010-10-29
Applicant: 国际商业机器公司
IPC: G06F17/50
CPC classification number: G06F17/5077 , G06F17/5031 , G06F2217/84
Abstract: 本发明公开了一种集成电路设计中优化连线约束的方法和系统，其中方法包括：对于连线中的至少一个子连线，确定该子连线的目标时序路径；计算确定的该子连线的目标时序路径上的TP参数和RP参数，其中，TP参数为该子连线所在的目标时序路径上时序收敛的可能性，RP参数为该子连线所在的目标时序路径上经过的物理绕线轨迹的解决拥塞问题的可能性；获得集成电路设计工具为该子连线设置的当前连线约束；以及根据在TP参数和RP参数组成的二维空间中，子连线的目标时序路径上的TP参数和RP参数在该二维空间中的空间位置的不同而设置的不同的连线约束调整策略，调整该子连线的当前连线约束。本发明能够使得连线的过程对时序的影响变小。
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公开(公告)号：CN102169515A
公开(公告)日：2011-08-31
申请号：CN201010117747.7
申请日：2010-02-26
Applicant: 国际商业机器公司
IPC: G06F17/50
CPC classification number: G06F17/5031 , G06F2217/62 , G06F2217/84
Abstract: 本发明公开了一种专用集成电路时钟树延迟时间的估计方法和系统，其中方法包括：获得该专用集成电路中与所述时钟树相关的网表和布局；根据与所述时钟树相关的网表，提取所述时钟树连接的负载时序器件的数量；根据与所述时钟树相关的布局，提取所述时钟树连接的负载时序器件的物理分布区域面积；根据与该专用集成电路同一工艺的历史数据中负载时序器件的数量、负载时序器件的物理分布区域面积与时钟树延迟时间的关系，估计该时钟树的延迟时间。使用该方法改进的专用集成电路设计方法将审计流程从周为单位减少到天，设计人员能够迅速发现问题和解决问题，因此减少了设计时间，提高了设计效率。
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