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公开(公告)号：CN102467582B
公开(公告)日：2014-08-13
申请号：CN201010532083.0
申请日：2010-10-29
Applicant: 国际商业机器公司
IPC: G06F17/50
CPC classification number: G06F17/5077 , G06F17/5031 , G06F2217/84
Abstract: 本发明公开了一种集成电路设计中优化连线约束的方法和系统，其中方法包括：对于连线中的至少一个子连线，确定该子连线的目标时序路径；计算确定的该子连线的目标时序路径上的TP参数和RP参数，其中，TP参数为该子连线所在的目标时序路径上时序收敛的可能性，RP参数为该子连线所在的目标时序路径上经过的物理绕线轨迹的解决拥塞问题的可能性；获得集成电路设计工具为该子连线设置的当前连线约束；以及根据在TP参数和RP参数组成的二维空间中，子连线的目标时序路径上的TP参数和RP参数在该二维空间中的空间位置的不同而设置的不同的连线约束调整策略，调整该子连线的当前连线约束。本发明能够使得连线的过程对时序的影响变小。
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公开(公告)号：CN102467582A
公开(公告)日：2012-05-23
申请号：CN201010532083.0
申请日：2010-10-29
Applicant: 国际商业机器公司
IPC: G06F17/50
CPC classification number: G06F17/5077 , G06F17/5031 , G06F2217/84
Abstract: 本发明公开了一种集成电路设计中优化连线约束的方法和系统，其中方法包括：对于连线中的至少一个子连线，确定该子连线的目标时序路径；计算确定的该子连线的目标时序路径上的TP参数和RP参数，其中，TP参数为该子连线所在的目标时序路径上时序收敛的可能性，RP参数为该子连线所在的目标时序路径上经过的物理绕线轨迹的解决拥塞问题的可能性；获得集成电路设计工具为该子连线设置的当前连线约束；以及根据在TP参数和RP参数组成的二维空间中，子连线的目标时序路径上的TP参数和RP参数在该二维空间中的空间位置的不同而设置的不同的连线约束调整策略，调整该子连线的当前连线约束。本发明能够使得连线的过程对时序的影响变小。
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公开(公告)号：CN102207984B
公开(公告)日：2013-10-23
申请号：CN201010139118.4
申请日：2010-03-31
Applicant: 国际商业机器公司
IPC: G06F17/50
CPC classification number: G06F17/5031 , G06F2217/66 , G06F2217/78
Abstract: 本发明公开了一种芯片设计中使重用子模块电压环境一致化的方法、系统和设计出的结构，其中每个重用子模块通过其电源环上的供电连接点与所述芯片的供电网相连，该方法包括：调整所述多个重用子模块的供电连接点的数量和位置，使所述多个重用子模块的供电连接点的数量和对应的供电连接点位置相同；调整所述多个重用子模块的与所述供电连接点相连的供电网上的电源线，使所述多个重用子模块对应的供电连接点上的电压一致。本发明可以减小芯片设计中重用子模块时序差异，最终达到减少设计复杂度和工作量，减少设计周期的目的。
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公开(公告)号：CN102207984A
公开(公告)日：2011-10-05
申请号：CN201010139118.4
申请日：2010-03-31
Applicant: 国际商业机器公司
IPC: G06F17/50
CPC classification number: G06F17/5031 , G06F2217/66 , G06F2217/78
Abstract: 本发明公开了一种芯片设计中使重用子模块电压环境一致化的方法、系统和设计出的结构，其中每个重用子模块通过其电源环上的供电连接点与所述芯片的供电网相连，该方法包括：调整所述多个重用子模块的供电连接点的数量和位置，使所述多个重用子模块的供电连接点的数量和对应的供电连接点位置相同；调整所述多个重用子模块的与所述供电连接点相连的供电网上的电源线，使所述多个重用子模块对应的供电连接点上的电压一致。本发明可以减小芯片设计中重用子模块时序差异，最终达到减少设计复杂度和工作量，减少设计周期的目的。
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