公开(公告)号：CN116564897A

公开(公告)日：2023-08-08

申请号：CN202310399400.3

申请日：2023-04-14

Applicant: 台湾积体电路制造股份有限公司

Inventor： 廖翊婷 ,  陈朝祺 ,  陈柏玮 ,  胡希圣 ,  蔡舜麒

IPC: H01L21/8238 ,  H01L27/092

Abstract: 本揭露描述一种半导体结构及其形成方法，特别是具有金属离子捕获层的半导体结构及形成该结构的方法。方法包括在基板上方形成第一鳍片结构及第二鳍片结构，并在第一鳍片结构上方形成第一栅极结构及在第二鳍片结构上方形成第二栅极结构，其中第一栅极结构与第二栅极结构邻接。方法进一步包括在第一栅极结构及第二栅极结构上形成介电层，移除第一栅极结构与第二栅极结构的邻接部分之上的介电层的一部分以形成开口，及在开口中形成金属离子捕获层。金属离子捕获层可减少金属漂移及/或迁移，减少具有不同功函数金属的邻接金属栅极中的泄漏电流，并改善装置性能。

公开(公告)号：CN101165922A

公开(公告)日：2008-04-23

申请号：CN200710145334.8

申请日：2007-09-07

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈朝祺 ,  金明铸 ,  周振成

IPC: H01L29/92 ,  H01L23/522 ,  H01L27/00

CPC classification number: H01L23/5223 ,  H01L28/60 ,  H01L2924/0002 ,  H01L2924/3011 ,  H01L2924/00

Abstract: 一种堆叠式金属－氧化物－金属(MOM)电容器结构及其制造方法，以增加电极/电容器介电耦合面积，并借以增加电容，此金属－氧化物－金属电容器结构包括多个金属化层，呈堆叠关系；其中每一金属化层包括实质平行且分隔开的多个导电电极线部分，且这些导电电极线部分至少包括一第一中介电容器介电质；以及其中这些导电电极线部分借由多个导电镶嵌线部分而电性交互连接在金属化层之间，且导电镶嵌线部分形成于一第二电容器介电质中且位于这些导电电极线部分的下方。本发明在微缩化金属－氧化物－金属结构的同时，获得较高电容值。

公开(公告)号：CN118888444A

公开(公告)日：2024-11-01

申请号：CN202410189506.5

申请日：2024-02-20

Applicant: 台湾积体电路制造股份有限公司

Inventor： 林汶儀 ,  胡希圣 ,  朱崇豪 ,  陈朝祺

IPC: H01L21/336 ,  H01L21/28 ,  H01L29/423 ,  H01L29/06 ,  H01L29/08 ,  H01L29/10 ,  H01L29/78

Abstract: 本揭示内容提供一种制造半导体装置的方法、多栅极半导体装置及其制造方法。制造半导体装置的方法包括提供从基板延伸的第一鳍。在一些实施方式中，方法还包括在第一鳍上形成第一栅极堆叠。在一些示例中，方法还包括沿着第一鳍的表面及第一栅极堆叠下方形成第一掺杂层。在一些实施中，第一掺杂层的第一掺杂剂种类与半导体装置的源极/漏极特征的第二掺杂剂种类具有相同的极性。

公开(公告)号：CN116825784A

公开(公告)日：2023-09-29

申请号：CN202310169971.8

申请日：2023-02-27

Applicant: 台湾积体电路制造股份有限公司

Inventor： 林汶儀 ,  胡希圣 ,  陈朝祺

IPC: H01L27/088 ,  H01L21/8234

Abstract: 本揭示内容描述一种半导体结构及其制造方法，特别是具有异质结构通道层的半导体结构。该半导体结构包括基板及位于基板上的鳍片结构。该鳍片结构包括通道层及位于通道层与基板之间的底层。该通道层包括位于该底层顶部的第一部分、第二部分及第三部分。该第一部分及该第三部分包括与该底层相同的材料。该第二部分包括与该底层不同的材料。该半导体结构进一步包括位于该底层上且与该通道层相邻的第一源极/漏极结构及第二源极/漏极结构。该第一源极/漏极结构与该通道层的该第一部分接触。该第二源极/漏极结构与该通道层的该第三部分接触。

公开(公告)号：CN100472712C

公开(公告)日：2009-03-25

申请号：CN200610083522.8

申请日：2006-05-30

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈朝祺 ,  侯全评

IPC: H01L21/02 ,  H01L21/8242 ,  H01L21/00

CPC classification number: H01L27/1087 ,  H01L27/10829 ,  H01L29/945

Abstract: 本发明是有关于一种形成沟渠电容的方法，是以下列制造步骤来揭示。在一半导体基材上形成沟渠。沉积第一沟渠介电层于此沟渠内，且第一沟渠介电层的高度并未达到此沟渠的全部高度。于第一沟渠介电层上并沿着此沟渠的内侧表面形成蚀刻终止层(Etch Stop Layer)。沉积第二沟渠介电层于蚀刻终止层上。去除第二沟渠介电层和蚀刻终止层，以暴露出第一沟渠介电层。于第一沟渠介电层上形成导电层，以使导电层、第一沟渠介电层和半导体基材作用为沟渠电容。

公开(公告)号：CN1971846A

公开(公告)日：2007-05-30

申请号：CN200610083522.8

申请日：2006-05-30

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈朝祺 ,  侯全评

IPC: H01L21/02 ,  H01L21/8242 ,  H01L21/00

CPC classification number: H01L27/1087 ,  H01L27/10829 ,  H01L29/945

Abstract: 本发明是有关于一种形成沟渠电容的方法，是以下列制造步骤来揭示。在一半导体基材上形成沟渠，沉积第一沟渠介电层于此沟渠内，且第一沟渠介电层的高度并未达到此沟渠的全部高度。于第一沟渠介电层上并沿着此沟渠的内侧表面形成蚀刻终止层(Etch Stop Layer)。沉积第二沟渠介电层于蚀刻终止层上。去除第二沟渠介电层和蚀刻终止层，以暴露出第一沟渠介电层。于第一沟渠介电层上形成导电层，以使导电层、第一沟渠介电层和半导体基材作用为沟渠电容。