-
公开(公告)号：CN107040248A
公开(公告)日：2017-08-11
申请号：CN201610908695.2
申请日：2016-10-19
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的实施例公开了一种包括延迟电路、检测电路和偏置电路的器件。延迟电路被配置为响应于参考信号、第一偏置电压和第二偏置电压生成振荡信号。检测电路被配置为对振荡信号与参考信号进行比较以生成检测信号。偏置电路被配置为根据检测信号和参考电压来调整第一偏置电压和第二偏置电压。
-
公开(公告)号：CN110795906B
公开(公告)日：2023-11-21
申请号：CN201910651401.6
申请日：2019-07-16
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392
-
公开(公告)号：CN113392614A
公开(公告)日：2021-09-14
申请号：CN202011337628.2
申请日：2020-11-25
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392 , G06F30/398 , G06F111/04 , G06F119/06
Abstract: 一种包含具有不同节距大小的混合多节距单元的集成电路。集成电路包括：最小单位，每个最小单位包含具第一节距大小的第一多节距单元及具第二节距大小的第二多节距单元，第一及第二节距大小的最大公因式大于1的整数；第一节距大小的栅极长度及第二节距大小的栅极长度能扩展以实现G偏置以对集成电路进行功率及速度优化。
-
公开(公告)号：CN107391782B
公开(公告)日：2021-02-19
申请号：CN201710295531.1
申请日：2017-04-28
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392 , H01L27/02
Abstract: 本发明的实施例公开了一种形成集成电路的方法。该方法包括：由处理器生成集成电路的布局设计；基于该布局设计输出集成电路；以及去除集成电路的导电结构的一部分以形成第一导电结构和第二导电结构。生成布局设计包括：生成具有一组导电部件布局图案的标准单元格布局；根据至少一个设计标准，将标准单元布局和电源布局图案一起放置；以及将该组导电部件布局图案的至少一个导电部件布局图案沿至少一个方向延伸至电源布局图案的边界。该电源布局图案包括切割部件布局图案。该切割部件布局图案标识了集成电路的导电结构的去除部分的位置。本发明的实施例还提供了集成电路以及形成集成电路的系统。
-
公开(公告)号：CN110795906A
公开(公告)日：2020-02-14
申请号：CN201910651401.6
申请日：2019-07-16
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392
Abstract: 一种半导体装置及其制造方法与产生布局图的系统。产生布局图的方法，包含：识别布局图中具有多个单元的第一区域，第一区域包含大致上平行第一方向延伸的第一列及第二列，第一列及第二列具有大致上相异的单元密度；相对于大致上垂直于第一方向的第二方向，第一列及第二列分别具有第一高度(H1)及第二高度(H2)；对于在第一列的第一位置中具有第一高度的所述多个单元中的第一高度单元，以多列高度单元替换第一高度单元，相对于第一方向上，多列高度单元较第一单元窄；以及放置多列高度单元的第一部分于部分的第一位置，借以使第一列及第二列具更相似的单元密度。
-
Patent Agency Ranking
公开(公告)号：CN107017228B
公开(公告)日：2019-10-25
申请号：CN201611074881.7
申请日：2016-11-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/535 , H01L27/088 , H01L21/768 , H01L21/8234
Abstract: 在一些实施例中，本公开涉及一种在BEOL互连层和中段制程(MEOL)结构之间具有平行导电路径的集成电路(IC)，这些导电路径被配置为减小寄生电阻和/或电容。IC包括布置在衬底内并且由沟道区隔开的源极/漏极区。栅极结构布置在沟道区上方，并且MEOL结构布置在源极/漏极区的一个的上方。导电结构布置在MEOL结构上方并且与MEOL结构电接触。第一导电接触件布置在MEOL结构和上覆的BEOL互连线(例如，电源轨)之间。第二导电接触件被配置为沿着延伸穿过导电结构的导电路径来电连接BEOL互连线和MEOL结构，从而在BEOL互连层和MEOL结构之间形成平行的导电路径。本公开的实施例还涉及一种形成集成电路的方法。
-
公开(公告)号：CN114722764A
公开(公告)日：2022-07-08
申请号：CN202110594545.X
申请日：2021-05-28
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392 , G06F30/394 , G06F30/398 , H01L27/092
Abstract: 本揭露的一态样关于一种集成电路制造系统及其操作方法及集成电路结构，方法包括将第一纳米片结构放置在IC布局图内。第一纳米片结构具有第一宽度。方法包括邻接第二纳米片结构与第一纳米片结构。第二纳米片结构具有第二宽度。第二宽度小于第一宽度。方法包括产生IC布局图并将IC布局图储存在储存元件中。
-
公开(公告)号：CN110993598A
公开(公告)日：2020-04-10
申请号：CN201910925666.0
申请日：2019-09-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L27/088 , H01L21/8234 , G06F30/392
Abstract: 一种集成电路结构包括：鳍片结构，沿着第一方向覆盖鳍片结构的接触件，以及介在接触件和鳍片结构之间的隔离层。隔离层沿着垂直于第一方向的第二方向与接触件的一部分相邻。
-
公开(公告)号：CN110828448A
公开(公告)日：2020-02-21
申请号：CN201811189027.4
申请日：2018-10-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L27/088
Abstract: 在一实施例中，集成电路单元包括第一电路组件及第二电路组件。第一电路组件包括在集成电路单元的高鳍片部分中形成的鳍片场效晶体管(FinFETs)，集成电路的高鳍片部分包括成行布置的多个鳍片结构。第二电路组件包括在集成电路单元的较少鳍片部分中形成的鳍片场效晶体管，集成电路的较少鳍片部分比集成电路单元的高鳍片部分包括更少数目的鳍片结构。
-
公开(公告)号：CN110728104A
公开(公告)日：2020-01-24
申请号：CN201910566417.7
申请日：2019-06-27
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/39
Abstract: 一种修改多鳍片高度集成电路的方法包含以下的操作：识别集成电路的至少两个含鳍片功能区域；针对一连串鳍片高度中每一鳍片高度产生集成电路的每一含鳍片功能区域的效能曲线；以及决定对于每一效能曲线而言是否存在拐点。方法进一步包含关于以下的操作：选择含鳍片功能区域中每一者的效能特性的值，选定值在含鳍片功能区域中的每一者中具有对应的鳍片高度；修改每一含鳍片功能区域以具有对应于效能特性的选定值的鳍片高度；以及组合经修改的含鳍片功能区域以形成经修改的集成电路。本案通过调整鳍片尺寸修改集成电路的电导参数以降低功耗。
-
-
-
-
-
-
-
-
-
Search Results
12
records
(took 0.029 seconds)
